本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，具體涉及一種用于芯片間級(jí)聯(lián)應(yīng)用電路。

背景技術(shù)：

級(jí)聯(lián)應(yīng)用，就是把多個(gè)相同或相似功能的模塊通過規(guī)律性的連接方式進(jìn)行連接。級(jí)聯(lián)電路現(xiàn)在被廣泛應(yīng)用于很多場合中，串聯(lián)鋰電池應(yīng)用就是其中之一。

在串聯(lián)鋰電池應(yīng)用中，需要對(duì)每節(jié)鋰電池的電壓進(jìn)行檢測，以對(duì)其充電和放電行為進(jìn)行控制。然而多節(jié)鋰電池的檢測結(jié)果如何實(shí)現(xiàn)同步控制，是個(gè)非常困難的問題。目前的解決方法是把每節(jié)鋰電池的檢測結(jié)果送入處理器，通過處理器對(duì)每節(jié)的檢測結(jié)果進(jìn)行處理后，對(duì)每節(jié)鋰電池進(jìn)行單獨(dú)控制。這種通過處理器來控制的傳統(tǒng)方法非常復(fù)雜，而且需要大量的程序?qū)崿F(xiàn)，成本昂貴。

技術(shù)實(shí)現(xiàn)要素：

為解決現(xiàn)有鋰電池串聯(lián)應(yīng)用解決方案成本昂貴的技術(shù)問題，本發(fā)明提供了一種用于串聯(lián)鋰電池應(yīng)用的級(jí)聯(lián)應(yīng)用電路。

一種芯片間級(jí)聯(lián)應(yīng)用電路，包括：至少兩個(gè)芯片；每個(gè)芯片均包含級(jí)聯(lián)模塊上部分電路、級(jí)聯(lián)模塊下部分電路；所述下一級(jí)芯片的級(jí)聯(lián)模塊下部分電路的輸出端連接上一芯片的級(jí)聯(lián)模塊上部分電路的輸出端；所述第一級(jí)芯片的級(jí)聯(lián)模塊下部分電路輸出端和所述最后一級(jí)芯片的級(jí)聯(lián)模塊上部分電路輸出端均連接邏輯處理模塊；邏輯處理模塊的輸出端作為整個(gè)電路的輸出端。

進(jìn)一步的，所述芯片為3級(jí)。

進(jìn)一步的，所述級(jí)聯(lián)模塊上部分電路包括：第一pmos晶體管p1、第二pmos晶體管p2、第一nmos晶體管n1、第二nmos晶體管n2和第三nmos晶體管n3；第一pmos晶體管p1的柵極接偏置電流輸入端pbias，源極接電源，漏極接第一nmos晶體管n1的柵極和漏極以及第二nmos晶體管n2的柵極；第二pmos晶體管p2的柵極接偏置電流輸入端pbias，源極接電源，漏極接第二nmos晶體管n2的漏極；第一nmos晶體管n1的源極接地；第二nmos晶體管n2的源極接輸出up；第三nmos晶體管n3的柵極接上半部分電路輸入端inu，源極接地，漏極接模塊的輸出up。

進(jìn)一步的，第一pmos晶體管p1、第二pmos晶體管p2、第三pmos晶體管p3、第一nmos晶體管n1、第二nmos晶體管n2和第三nmos晶體管n3；第一nmos晶體管n1的柵極接偏置電流輸入端nbias，源極接地，漏極接第一pmos晶體管p1的柵極和漏極以及第二pmos晶體管p2的柵極；第二nmos晶體管n2的柵極接偏置電流輸入端nbias，源極接地，漏極接第二pmos晶體管p2的漏極；第三nmos晶體管n3的柵極接偏置電流輸入端nbias，源極接地，漏極接輸出端down；第一pmos晶體管p1的源極接電源；第二pmos晶體管p2的源極接輸出端down；第三pmos晶體管p3的柵極接下半部分電路輸入端ind，源極接電源，漏極接輸出端down。

本發(fā)明中用于芯片間的級(jí)聯(lián)應(yīng)用電路，能夠在省掉處理器的情況下使多顆芯片級(jí)聯(lián)共同作用，大大降低了系統(tǒng)的成本。

附圖說明

圖1是本發(fā)明第一實(shí)施方式提供的芯片間級(jí)聯(lián)應(yīng)用電路結(jié)構(gòu)示意圖；

圖2是本發(fā)明第一實(shí)施方式提供的級(jí)聯(lián)上部分電路結(jié)構(gòu)示意圖；

圖3是本發(fā)明第一實(shí)施方式提供的級(jí)聯(lián)下部分電路結(jié)構(gòu)示意圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明了，下面結(jié)合具體實(shí)施方式并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。

為解決現(xiàn)有鋰電池串聯(lián)應(yīng)用解決方案成本昂貴的技術(shù)問題，本發(fā)明提供了一種用于串聯(lián)鋰電池應(yīng)用的級(jí)聯(lián)應(yīng)用電路。至少兩級(jí)芯片；每級(jí)芯片均包含級(jí)聯(lián)模塊上部分電路、級(jí)聯(lián)模塊下部分電路；所述下一級(jí)芯片的級(jí)聯(lián)模塊下部分電路的輸出端連接上一芯片的級(jí)聯(lián)模塊上部分電路的輸出端；所述第一級(jí)芯片的級(jí)聯(lián)模塊下部分電路輸出端和所述最后一級(jí)芯片的級(jí)聯(lián)模塊上部分電路輸出端均連接邏輯處理模塊；邏輯處理模塊的輸出端作為整個(gè)電路的輸出端。

如圖1所述，采用3級(jí)芯片為例，詳細(xì)描述芯片間級(jí)聯(lián)應(yīng)用電路。芯片一包括級(jí)聯(lián)模塊上部分電路11、級(jí)聯(lián)模塊下部分電路12、芯片二包括級(jí)聯(lián)模塊上部分電路21、級(jí)聯(lián)模塊下部分電路22、芯片三包括級(jí)聯(lián)模塊上部分電路31、級(jí)聯(lián)模塊下部分電路32、邏輯處理模塊4；芯片二的級(jí)聯(lián)模塊下部分電路22輸出down2連接芯片一的級(jí)聯(lián)模塊上部分電路11輸出up1，芯片三的級(jí)聯(lián)模塊下部分電路32輸出down3連接芯片二的級(jí)聯(lián)模塊上部分電路21輸出up2，芯片一的級(jí)聯(lián)模塊下部分電路12輸出down1、芯片三的級(jí)聯(lián)模塊上部分電路31輸出up3連接邏輯處理模塊4，邏輯處理模塊4的輸出端作out為整個(gè)電路的輸出端。

一種級(jí)聯(lián)模塊上部分電路，如圖2所示，包括第一pmos晶體管p1、第二pmos晶體管p2、第一nmos晶體管n1、第二nmos晶體管n2和第三nmos晶體管n3；第一pmos晶體管p1的柵極接偏置電流輸入端pbias，源極接電源，漏極接第一nmos晶體管n1的柵極和漏極以及第二nmos晶體管n2的柵極；第二pmos晶體管p2的柵極接偏置電流輸入端pbias，源極接電源，漏極接第二nmos晶體管n2的漏極；第一nmos晶體管n1的源極接地；第二nmos晶體管n2的源極接輸出up；第三nmos晶體管n3的柵極接上半部分電路輸入端inu，源極接地，漏極接模塊的輸出up。

一種級(jí)聯(lián)模塊下部分電路，如圖3所示，包括第一pmos晶體管p1、第二pmos晶體管p2、第三pmos晶體管p3、第一nmos晶體管n1、第二nmos晶體管n2和第三nmos晶體管n3；第一nmos晶體管n1的柵極接偏置電流輸入端nbias，源極接地，漏極接第一pmos晶體管p1的柵極和漏極以及第二pmos晶體管p2的柵極；第二nmos晶體管n2的柵極接偏置電流輸入端nbias，源極接地，漏極接第二pmos晶體管p2的漏極；第三nmos晶體管n3的柵極接偏置電流輸入端nbias，源極接地，漏極接輸出端down；第一pmos晶體管p1的源極接電源；第二pmos晶體管p2的源極接輸出端down；第三pmos晶體管p3的柵極接下半部分電路輸入端ind，源極接電源，漏極接輸出端down。

本發(fā)明中用于芯片間的級(jí)聯(lián)應(yīng)用電路，能夠在省掉處理器的情況下使多顆芯片級(jí)聯(lián)共同作用，大大降低了系統(tǒng)的成本。

應(yīng)當(dāng)理解的是，本發(fā)明的上述具體實(shí)施方式僅僅用于示例性說明或解釋本發(fā)明的原理，而不構(gòu)成對(duì)本發(fā)明的限制。因此，在不偏離本發(fā)明的精神和范圍的情況下所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。此外，本發(fā)明所附權(quán)利要求旨在涵蓋落入所附權(quán)利要求范圍和邊界、或者這種范圍和邊界的等同形式內(nèi)的全部變化和修改例。

技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明提供了一種芯片間級(jí)聯(lián)應(yīng)用電路，屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域。該電路包括至少兩個(gè)芯片；每個(gè)芯片均包含級(jí)聯(lián)模塊上部分電路、級(jí)聯(lián)模塊下部分電路；所述下一級(jí)芯片的級(jí)聯(lián)模塊下部分電路的輸出端連接上一芯片的級(jí)聯(lián)模塊上部分電路的輸出端；所述第一級(jí)芯片的級(jí)聯(lián)模塊下部分電路輸出端和所述最后一級(jí)芯片的級(jí)聯(lián)模塊上部分電路輸出端均連接邏輯處理模塊；邏輯處理模塊的輸出端作為整個(gè)電路的輸出端。本發(fā)明中用于芯片間的級(jí)聯(lián)應(yīng)用電路，能夠在省掉處理器的情況下使多顆芯片級(jí)聯(lián)共同作用，大大降低了系統(tǒng)的成本。

技術(shù)研發(fā)人員：不公告發(fā)明人
受保護(hù)的技術(shù)使用者：長沙方星騰電子科技有限公司
技術(shù)研發(fā)日：2017.07.12
技術(shù)公布日：2017.11.03