本實(shí)用新型涉及一種鑒權(quán)保護(hù)電路，特別是一種微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路，用以防止電路被仿冒、盜版。

背景技術(shù)：

在國(guó)內(nèi)知識(shí)產(chǎn)權(quán)技術(shù)侵權(quán)維權(quán)難且代價(jià)高、而侵權(quán)仿制成本又相對(duì)代價(jià)低廉但職能部門打擊力度有限的大背景下，造成辛勤投入的原創(chuàng)技術(shù)被以低成本破解仿造現(xiàn)象時(shí)有發(fā)生，為增強(qiáng)技術(shù)原創(chuàng)研發(fā)的權(quán)益保護(hù)，亟待開發(fā)研制伴隨產(chǎn)品功能的輔助防盜版功能的技術(shù)。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型的目的是提供一種微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路，其可使用在具有兼顧打擊盜版目的需求的應(yīng)用電路中。

為實(shí)現(xiàn)上述目的，本實(shí)用新型采取以下設(shè)計(jì)方案：

一種微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路，其特征在于包括有：

一作為主控的微處理器CPU芯片；

一組通信存儲(chǔ)器芯片，至少為四路單端口通信存儲(chǔ)器芯片；

一組串聯(lián)電阻，包括至少四路串聯(lián)電阻；

所述的單端口通信存儲(chǔ)器芯片的電源和IO端口復(fù)用引腳通過(guò)串聯(lián)電阻后，連接到主控的微處理器芯片在主應(yīng)用電路中剩余閑置下來(lái)的通用GPIO引腳上。

所述微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路中，所述的微處理器芯片是帶有通用IO接口的任何CPU內(nèi)核芯片，且采取只用一個(gè)GPIO引腳連接一路單端口通信存儲(chǔ)器芯片的接線方式。

所述微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路中，所述的一組通信存儲(chǔ)器芯片采用四路單端口通信存儲(chǔ)器芯片，作為主控的微處理器芯片的GPIO端口依次通過(guò)串接四個(gè)電阻(R1、R2、R3、R4)后，分別順次連接到四路單端口通信存儲(chǔ)器芯片(U1、U2、U3、U4)的第一引腳上，這些單端口通信存儲(chǔ)器芯片(U1、U2、U3、U)4的第二引腳懸空不接，這些單端口通信存儲(chǔ)器芯片(U1、U2、U3、U4)的第三引腳統(tǒng)一接地。

所述微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路中，所述的單端口通信存儲(chǔ)器芯片采用美國(guó)Atmel公司的雙引腳自供電串行EEPROM存儲(chǔ)器(AT21CS11)。

所述微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路中，所述鑒權(quán)保護(hù)電路芯片的封裝結(jié)構(gòu)形式采用和普通表面貼裝三極管(SOT23)一樣的封裝結(jié)構(gòu)形式。

本實(shí)用新型所述微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路，通過(guò)給微處理器芯片外接引腳精簡(jiǎn)式非易失性存儲(chǔ)器，并相應(yīng)在處理器程序中加入鑒權(quán)交互算法的方式，使不知道原創(chuàng)設(shè)計(jì)者意圖的盜版抄襲電路在某些場(chǎng)合下工作出現(xiàn)異常，從而達(dá)到打擊盜版的目的。

本實(shí)用新型的優(yōu)點(diǎn)是：首先由于單端口通信存儲(chǔ)器芯片的電源和IO端口引腳是復(fù)用的，一方面在芯片封裝結(jié)構(gòu)上實(shí)現(xiàn)引腳數(shù)目精簡(jiǎn)化，可以“隱蔽成”和普通表貼三極管一樣的封裝外觀；另一方面由于引腳復(fù)用，使得讀寫數(shù)據(jù)的通訊時(shí)序是特別專有的，具有一定操作難度，加上主要的在微處理器程序方面插入了特別的運(yùn)行時(shí)鑒權(quán)算法，使不知道設(shè)計(jì)原創(chuàng)思想的盜版防制品會(huì)在某一些情況下才會(huì)出現(xiàn)運(yùn)行錯(cuò)誤，實(shí)現(xiàn)有效的間接打擊盜版的目的。

附圖說(shuō)明

圖1為本實(shí)用新型微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路的原理圖。

下面結(jié)合附圖及具體實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)說(shuō)明。

具體實(shí)施方式

參閱圖1所示，本實(shí)用新型微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路的構(gòu)成主要是針對(duì)需鑒權(quán)保護(hù)的一個(gè)微處理器芯片配接一組通信存儲(chǔ)器芯片和一組串聯(lián)電阻，所述的一組可以是一個(gè)以上。

參見(jiàn)圖1所示的一具體實(shí)施例中，作為主控的微處理器CPU芯片的四個(gè)GPIO端口依次通過(guò)串接電阻R1、R2、R3、R4后，順次連接到四個(gè)單端口通信存儲(chǔ)器芯片U1、U2、U3和U4的第一引腳上，單端口通信存儲(chǔ)器芯片U1、U2、U3和U4的第二引腳懸空不接，單端口通信存儲(chǔ)器芯片U1、U2、U3和U4的第三引腳統(tǒng)一接地。通過(guò)這樣簡(jiǎn)單的外加硬件器件連接，再配合下面微處理器程序上插入的專有鑒權(quán)算法配合，可以實(shí)現(xiàn)對(duì)整體電路的防盜版保護(hù)目的。

本實(shí)用新型微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路中的主控微處理器芯片可以是帶有通用IO接口的任何CPU內(nèi)核芯片，通信存儲(chǔ)器芯片選用單端口通信存儲(chǔ)器芯片，且采取只用主控微處理器芯片一個(gè)GPIO引腳連接一路單端口通信存儲(chǔ)器芯片的接線方式。

所述的單端口通信存儲(chǔ)器芯片采用美國(guó)Atmel公司的雙引腳自供電串行EEPROM存儲(chǔ)器AT21CS11，其是美國(guó)Atmel公司2015年推出全球最具創(chuàng)新性的雙引腳自供電串行EEPROM存儲(chǔ)器，每個(gè)存儲(chǔ)器位置都可以完成超過(guò)1,000,000次寫入循環(huán)，以滿足當(dāng)今應(yīng)用對(duì)高寫入耐久度的需求，是實(shí)現(xiàn)簡(jiǎn)單產(chǎn)品識(shí)別的理想解決方案。

借助本實(shí)用新型微處理器運(yùn)行時(shí)鑒權(quán)保護(hù)電路的硬件設(shè)置，可以配合兩種軟件算法：1、依據(jù)單總線串行協(xié)議時(shí)序?qū)崿F(xiàn)的EEPROM數(shù)據(jù)存取算法；2、微處理器主程序內(nèi)嵌的查詢驗(yàn)證算法；從而實(shí)現(xiàn)原創(chuàng)程序運(yùn)行時(shí)鑒權(quán)處理。

其中第一種算法是基于專有器件AT21CS11的單線(供電電源和數(shù)據(jù)通信共用一根物理導(dǎo)線)操作協(xié)議，由主控微處理器通過(guò)GPIO口線主導(dǎo)發(fā)起通信，通過(guò)對(duì)單端口存儲(chǔ)芯片實(shí)施上電或復(fù)位時(shí)序操作，接著查詢響應(yīng)，進(jìn)而通過(guò)一系列規(guī)定延時(shí)時(shí)長(zhǎng)的各項(xiàng)協(xié)議判斷算法，實(shí)現(xiàn)起始條件、停止條件、邏輯0和邏輯1讀入、邏輯0和邏輯1輸出等脈沖序列組合，最終實(shí)現(xiàn)對(duì)EEPROM數(shù)據(jù)存儲(chǔ)單元里的數(shù)據(jù)進(jìn)行讀寫。

其中第二種算法是在微處理器主運(yùn)行程序中加入的程序：出廠前先由微處理器主程序啟動(dòng)時(shí)產(chǎn)生一串序列隨機(jī)數(shù)，通過(guò)第一種算法寫入到單端口通信存儲(chǔ)芯片中，并由編程人員額外記錄下該隨機(jī)數(shù)特征碼串，將來(lái)在正式出廠產(chǎn)品的運(yùn)行程序中，加入對(duì)該額外記錄的隨機(jī)數(shù)特征碼串進(jìn)行讀取校驗(yàn)的程序，校驗(yàn)正確則說(shuō)明是正版原創(chuàng)產(chǎn)品，一切運(yùn)行正常，否則視為盜版，進(jìn)而在某個(gè)執(zhí)行輸出過(guò)程中加入偏差或出錯(cuò)處理程序，使整個(gè)產(chǎn)品出現(xiàn)使用異常，從而實(shí)現(xiàn)打擊仿冒、盜版行為的目的。每一臺(tái)產(chǎn)品微處理器程序的隨機(jī)數(shù)特征碼串都各不相同。

上述各實(shí)施例可在不脫離本實(shí)用新型的范圍下加以若干變化，故以上的說(shuō)明所包含及附圖中所示的結(jié)構(gòu)應(yīng)視為例示性，而非用以限制本實(shí)用新型申請(qǐng)專利的保護(hù)范圍。