1.一種基于FPGA的圖形化組態(tài)方法，其特征在于，所述方法包括：
有選擇性地配置數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口，使得只有已經(jīng)被選擇的數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口對應(yīng)的圖形化接口圖被顯示；
通過被顯示出來的圖形化接口，進(jìn)行組態(tài)算法的繪制，使得所述FPGA能夠按照所述繪制后的組態(tài)算法進(jìn)行邏輯運(yùn)算。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，有選擇性地配置數(shù)據(jù)輸入接口的方式為：當(dāng)預(yù)定的數(shù)據(jù)輸入接口需要作為被選擇的數(shù)據(jù)輸入接口時，被選擇的數(shù)據(jù)輸入接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸入接口不需要作為被選擇的數(shù)據(jù)輸入接口時，未被選擇的數(shù)據(jù)輸入接口在原定義基礎(chǔ)上增加符號注釋。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，有選擇性地配置數(shù)據(jù)輸出接口的方式為：當(dāng)預(yù)定的數(shù)據(jù)輸出接口需要作為被選擇的數(shù)據(jù)輸出接口時，被選擇的數(shù)據(jù)輸出接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸出接口不需要作為被選擇的數(shù)據(jù)輸出接口時，未被選擇的數(shù)據(jù)輸出接口在原定義基礎(chǔ)上增加符號注釋。
4.根據(jù)權(quán)利要求1至3中任意一種所述的方法，其特征在于，配置所述輸入?yún)?shù)接口用Verilog語言實現(xiàn)，并采用宏定義的方式，對需要選擇的數(shù)據(jù)輸入接口端口進(jìn)行宏定義的配置。
5.一種基于FPGA的圖形化組態(tài)裝置，其特征在于，所述裝置包括：
數(shù)據(jù)接口配置單元，設(shè)置成對預(yù)定的數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口進(jìn)行配置，使得只有已經(jīng)被選擇的數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口對應(yīng)的圖形化接口圖被顯示；
組態(tài)算法編輯單元，將所述被顯示出來的圖形化接口，按照自定義進(jìn)行組態(tài)算法的繪制，使得所述FPGA能夠按照所述繪制后的組態(tài)算法進(jìn)行邏輯運(yùn)算。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述數(shù)據(jù)輸入接口配置單元對數(shù)據(jù)輸入接口的配置方式為：當(dāng)預(yù)定的數(shù)據(jù)輸入接口需要作為被選擇的數(shù)據(jù)輸入接口時，被選擇的數(shù)據(jù)輸入接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸入接口不需要作為被選擇的數(shù)據(jù)輸入接口時，未被選擇的數(shù)據(jù)輸入接口在原定義基礎(chǔ)上增加符號注釋。
7.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述數(shù)據(jù)輸出接口配置單元對數(shù)據(jù)輸出接口的配置方式為：當(dāng)預(yù)定的數(shù)據(jù)輸出接口需要作為被選擇的數(shù)據(jù)輸出接口時，被選擇的數(shù)據(jù)輸出接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸出接口不需要作為被選擇的數(shù)據(jù)輸出接口時，未被選擇的數(shù)據(jù)輸出接口在原定義基礎(chǔ)上增加符號注釋。
8.根據(jù)權(quán)利要求5至7中任意一種所述的裝置，其特征在于，所述數(shù)據(jù)輸入接口配置單元配置所述輸入?yún)?shù)接口用Verilog語言實現(xiàn)，并采用宏定義的方式，對需要選擇的數(shù)據(jù)輸入接口端口進(jìn)行宏定義的配置。