本發(fā)明涉及一種核電站中控制站設(shè)備算法組態(tài)的技術(shù)領(lǐng)域，尤其涉及一種基于FPGA的圖形化組態(tài)方法和裝置。

背景技術(shù)：

隨著可編程邏輯器件的迅猛發(fā)展，現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array，簡(jiǎn)稱FPGA)已經(jīng)廣泛應(yīng)用于工業(yè)、軍工、核電和航天等領(lǐng)域。并且對(duì)于只在FPGA上進(jìn)行算法組態(tài)的非FPGA開發(fā)人員，可以通過圖形化輸入的方式完成預(yù)定的邏輯運(yùn)算功能，由于采用這種圖形化組態(tài)的輸入方法，算法組態(tài)人員不需要了解HDL(硬件描述語言，英文全稱Hardware Description Language)語言的相關(guān)知識(shí)，也能夠通過圖形化組態(tài)的輸入方法快速地進(jìn)行工程開發(fā)工作；所以圖形化組態(tài)的輸入方法在非FPGA開發(fā)人員應(yīng)用FPGA進(jìn)行工程開發(fā)工作中已經(jīng)成為主流參數(shù)配置方式。

現(xiàn)有的基于FPGA技術(shù)的圖形化組態(tài)方法就是把所有模塊圖形化，其中由于接口模塊要具備通用性(適用于各種組態(tài)情況)，所以接口模塊的所有接口需要全部羅列在圖形化界面上，這樣就導(dǎo)致組態(tài)算法部分與外部變量的接口非常多，占用了大量的資源、軟件運(yùn)行緩慢、增加了額外工作量。

技術(shù)實(shí)現(xiàn)要素：

為了解決現(xiàn)有技術(shù)在進(jìn)行圖形化組態(tài)的輸入方法中存在的對(duì)占用資源大、軟件運(yùn)行慢、增加工作量的技術(shù)問題，本發(fā)明提供一種基于FPGA的圖形化組態(tài)方法和裝置，能夠?qū)⑼獠孔兞拷涌谧兂蓞?shù)可配，通過配置文件的設(shè)置，選擇打開哪些接口或關(guān)閉哪些接口，讓圖形化接口圖只顯示打開的接口，便于使用。

為了實(shí)現(xiàn)上述目的，本發(fā)明提供的技術(shù)方案包括：

一種基于FPGA的圖形化組態(tài)方法，其特征在于，所述方法包括：

有選擇性地配置數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口，使得只有已經(jīng)被選擇的數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口對(duì)應(yīng)的圖形化接口圖被顯示；

通過被顯示出來的圖形化接口，進(jìn)行組態(tài)算法的繪制，使得所述FPGA能夠按照所述繪制后的組態(tài)算法進(jìn)行邏輯運(yùn)算。

優(yōu)選地，有選擇性地配置數(shù)據(jù)輸入接口的方式為：當(dāng)預(yù)定的數(shù)據(jù)輸入接口需要作為被選擇的數(shù)據(jù)輸入接口時(shí)，被選擇的數(shù)據(jù)輸入接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸入接口不需要作為被選擇的數(shù)據(jù)輸入接口時(shí)，未被選擇的數(shù)據(jù)輸入接口在原定義基礎(chǔ)上增加符號(hào)注釋。

優(yōu)選地，有選擇性地配置數(shù)據(jù)輸出接口的方式為：當(dāng)預(yù)定的數(shù)據(jù)輸出接口需要作為被選擇的數(shù)據(jù)輸出接口時(shí)，被選擇的數(shù)據(jù)輸出接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸出接口不需要作為被選擇的數(shù)據(jù)輸出接口時(shí)，未被選擇的數(shù)據(jù)輸出接口在原定義基礎(chǔ)上增加符號(hào)注釋。

優(yōu)選地，配置所述輸入?yún)?shù)接口用Verilog語言實(shí)現(xiàn)，并采用宏定義的方式，對(duì)需要選擇的數(shù)據(jù)輸入接口端口進(jìn)行宏定義的配置。

另一方面，本發(fā)明還提供一種基于FPGA的圖形化組態(tài)裝置，其特征在于，所述裝置包括：

數(shù)據(jù)接口配置單元，設(shè)置成對(duì)預(yù)定的數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口進(jìn)行配置，使得只有已經(jīng)被選擇的數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口對(duì)應(yīng)的圖形化接口圖被顯示；

組態(tài)算法編輯單元，將所述被顯示出來的圖形化接口，按照自定義進(jìn)行組態(tài)算法的繪制，使得所述FPGA能夠按照所述繪制后的組態(tài)算法進(jìn)行邏輯運(yùn)算。

優(yōu)選地，所述數(shù)據(jù)輸入接口配置單元對(duì)數(shù)據(jù)輸入接口的配置方式為：當(dāng)預(yù)定的數(shù)據(jù)輸入接口需要作為被選擇的數(shù)據(jù)輸入接口時(shí)，被選擇的數(shù)據(jù)輸入接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸入接口不需要作為被選擇的數(shù)據(jù)輸入接口時(shí)，未被選擇的數(shù)據(jù)輸入接口在原定義基礎(chǔ)上增加符號(hào)注釋。

優(yōu)選地，所述數(shù)據(jù)輸出接口配置單元對(duì)數(shù)據(jù)輸出接口的配置方式為：當(dāng)預(yù)定的數(shù)據(jù)輸出接口需要作為被選擇的數(shù)據(jù)輸出接口時(shí)，被選擇的數(shù)據(jù)輸出接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸出接口不需要作為被選擇的數(shù)據(jù)輸出接口時(shí)，未被選擇的數(shù)據(jù)輸出接口在原定義基礎(chǔ)上增加符號(hào)注釋。

優(yōu)選地，所述數(shù)據(jù)輸入接口配置單元配置所述輸入?yún)?shù)接口用Verilog語言實(shí)現(xiàn)，并采用宏定義的方式，對(duì)需要選擇的數(shù)據(jù)輸入接口端口進(jìn)行宏定義的配置。

采用本發(fā)明提供的上述實(shí)施方式，至少可以獲得以下有益效果中的一種：

1、可以對(duì)數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口通過參數(shù)進(jìn)行配置，選擇打開哪些接口或關(guān)閉哪些接口，讓圖形化接口只顯示打開的接口，使接口圖簡(jiǎn)單、清晰、占用更少的資源、減少額外的工作量等。

2、對(duì)數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口通過參數(shù)進(jìn)行配置方式，通過注釋來區(qū)分，能讓非FPGA開發(fā)人員快速掌握并理解。

發(fā)明的其它特征和優(yōu)點(diǎn)將在隨后的說明書中闡述，并且，部分地從說明書變得顯而易見，或者通過實(shí)施本發(fā)明的技術(shù)方案而了解。本發(fā)明的目的和其他優(yōu)點(diǎn)可通過在說明書、權(quán)利要求書以及附圖中所特別指出的結(jié)構(gòu)和/或流程來實(shí)現(xiàn)和獲得。

附圖說明

圖1為本發(fā)明實(shí)施例一提供的一種基于FPGA的圖形化組態(tài)方法的流程圖；

圖2為本發(fā)明實(shí)施例一提供的一種基于FPGA的圖形化組態(tài)裝置的結(jié)構(gòu)框圖；

圖3為本發(fā)明實(shí)施例二提供的一種基于FPGA的圖形化組態(tài)方法的流程圖；

圖4為本發(fā)明實(shí)施例二提供的一種基于FPGA的圖形化組態(tài)裝置的結(jié)構(gòu)框圖；

圖5為本發(fā)明實(shí)施例二提供的另一種基于FPGA的圖形化組態(tài)裝置的結(jié)構(gòu)框圖；

圖6為本發(fā)明實(shí)施例二提供的一種輸入輸出數(shù)據(jù)接口配置的示意圖；

圖7為本發(fā)明實(shí)施例二提供的另一種輸入輸出數(shù)據(jù)接口配置的示意圖。

具體實(shí)施方式

以下將結(jié)合附圖及實(shí)施例來詳細(xì)說明本發(fā)明的實(shí)施方式，借此對(duì)本發(fā)明如何應(yīng)用技術(shù)手段來解決技術(shù)問題，并達(dá)成技術(shù)效果的實(shí)現(xiàn)過程能充分理解并據(jù)以實(shí)施。需要說明的是，這些具體的說明只是讓本領(lǐng)域普通技術(shù)人員更加容易、清晰理解本發(fā)明，而非對(duì)本發(fā)明的限定性解釋；并且只要不構(gòu)成沖突，本發(fā)明中的各個(gè)實(shí)施例以及各實(shí)施例中的各個(gè)特征可以相互結(jié)合，所形成的技術(shù)方案均在本發(fā)明的保護(hù)范圍之內(nèi)。

另外，在附圖的流程圖示出的步驟可以在諸如一組控制器可執(zhí)行指令的控制系統(tǒng)中執(zhí)行，并且，雖然在流程圖中示出了邏輯順序，但是在某些情況下，可以以不同于此處的順序執(zhí)行所示出或描述的步驟。

下面通過附圖和具體實(shí)施例，對(duì)本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)描述：

實(shí)施例一

如圖1所示，本發(fā)明提供一種基于FPGA的圖形化組態(tài)方法，該方法包括：

S101、配置需要打開的數(shù)據(jù)輸入接口：有選擇性地配置數(shù)據(jù)輸入接口，使得只有已經(jīng)被選擇的數(shù)據(jù)輸入接口對(duì)應(yīng)的圖形化接口圖被顯示，即用戶可以預(yù)先想好需要哪幾種接口圖，然后配置與預(yù)計(jì)需要接口圖對(duì)應(yīng)的通道打開，打開的方式就是通過將需要打開通道的參數(shù)配置成與不需要打開通道的參數(shù)配置成不同，這樣只有之前想好需要用到的算法對(duì)應(yīng)的接口圖被顯示；

S102、通過輸入接口對(duì)應(yīng)的顯示界面，進(jìn)行組態(tài)算法的繪制：通過被顯示出來的圖形化接口，進(jìn)行組態(tài)算法的繪制，使得FPGA能夠按照繪制后的組態(tài)算法進(jìn)行邏輯運(yùn)算；需要說明的是本實(shí)施例中的算法可以是軟件、也可以是通過硬件的，還可以是部分用軟件，部分用硬件來實(shí)現(xiàn)，并且多種算法中還可以有相同的算法出現(xiàn)；本實(shí)施例中的組態(tài)(Configure)”的含義是“配置”、“設(shè)定”、“設(shè)置”等意思，是指用戶通過類似“搭積木”的簡(jiǎn)單方式來完成自己所需要的軟件功能，而不需要編寫計(jì)算機(jī)程序，也就是所謂的“組態(tài)”，所以它有時(shí)候也稱為“二次開發(fā)”，組態(tài)軟件就稱為“二次開發(fā)平臺(tái)”；

S103、通過預(yù)定的輸出接口輸出組態(tài)算法結(jié)果：即可以通過預(yù)定設(shè)計(jì)好的通道將結(jié)果輸出。當(dāng)然本實(shí)施例提供中的基于FPGA的圖形化組態(tài)方法的輸出接口可以不限于次，還可以設(shè)置成也讓用戶進(jìn)行自定義配置。

如圖2所示，本實(shí)施例還提供一種基于FPGA的圖形化組態(tài)裝置，該裝置包括：

數(shù)據(jù)輸入接口配置單元210，設(shè)置成對(duì)預(yù)定的數(shù)據(jù)輸入接口220進(jìn)行配置，使得只有已經(jīng)被選擇的數(shù)據(jù)輸入接口對(duì)應(yīng)的圖形化接口圖被顯示；例如圖2所示，可以將輸入接口1、3、6、8、9打開，這樣就可以編輯與輸入接口對(duì)應(yīng)1、3、6、8、9對(duì)應(yīng)的算法組態(tài)；

組態(tài)算法編輯單元230，將被顯示出來的圖形化接口，按照自定義進(jìn)行組態(tài)算法的繪制，使得FPGA能夠按照繪制后的組態(tài)算法進(jìn)行邏輯運(yùn)算；將不同輸入接口將數(shù)據(jù)輸入至自定義的算法模塊，然后將這些算法模塊按照自定義的方法進(jìn)行算法組合；例如算法1(231)和算法2(232)對(duì)應(yīng)圖形進(jìn)行串聯(lián)式的編輯；對(duì)算法3(233)和算法4(234)對(duì)應(yīng)圖形進(jìn)行串聯(lián)式的編輯；然后再將兩個(gè)串聯(lián)后的四者進(jìn)行并聯(lián)編輯，并且這里列舉的四種算法可以是軟件、也可以是通過硬件的，還可以是部分用軟件，部分用硬件來實(shí)現(xiàn)，并且多種算法中還可以有相同的算法出現(xiàn)；

數(shù)據(jù)輸出接口240，系統(tǒng)預(yù)先配置預(yù)定數(shù)量的接口作為組態(tài)算法編輯單元230編輯好算法，并將數(shù)據(jù)輸入接口220輸入的數(shù)據(jù)按照編輯后算法進(jìn)行運(yùn)算的結(jié)果輸出。

需要說明的是，圖1和圖2只對(duì)數(shù)據(jù)輸入接口220提供的可選擇性配置的功能，還可以將數(shù)據(jù)輸出接口240設(shè)置成可選擇性配置，也可以將二者都設(shè)置成可選擇性的配置。

采用本實(shí)施例提供的上述實(shí)施方式，至少可以獲得以下有益效果：

可以對(duì)數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口通過參數(shù)進(jìn)行配置，選擇打開哪些接口或關(guān)閉哪些接口，讓圖形化接口只顯示打開的接口，使接口圖簡(jiǎn)單、清晰、占用更少的資源、減少額外的工作量等。即數(shù)據(jù)輸入/輸出接口模塊中的條件編譯命令與模塊圖形化顯示的有效結(jié)合，使FPGA具備了更具應(yīng)用性的用戶交互界面。

實(shí)施例二

實(shí)施例二在實(shí)施例一的基礎(chǔ)上進(jìn)一步優(yōu)化基于FPGA的圖形化組態(tài)方法和測(cè)試裝置，其中對(duì)于方法中相同的步驟，裝置中相同的模塊單元，雖然附圖標(biāo)記不同，但是實(shí)質(zhì)相同，在實(shí)施例二中不再重復(fù)闡述。

如圖3所示，本實(shí)施例提供的一種基于FPGA的圖形化組態(tài)方法中：

S301、除了可以配置數(shù)據(jù)輸入接口，還可以：有選擇性地配置數(shù)據(jù)輸出接口，使得繪制后的組態(tài)算法運(yùn)算的結(jié)果，從已經(jīng)被選擇的數(shù)據(jù)輸出接口輸出；

S302、通過輸入接口對(duì)應(yīng)的顯示界面，進(jìn)行組態(tài)算法的繪制；

S303、通過配置的數(shù)據(jù)輸出接口：將步驟S302的組態(tài)算法計(jì)算得出的結(jié)果通過步驟S301選擇的數(shù)據(jù)輸出接口輸出。

優(yōu)選地，步驟S301中，有選擇性地配置數(shù)據(jù)輸入接口的方式為：當(dāng)預(yù)定的數(shù)據(jù)輸入接口需要作為被選擇的數(shù)據(jù)輸入接口時(shí)，被選擇的數(shù)據(jù)輸入接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸入接口不需要作為被選擇的數(shù)據(jù)輸入接口時(shí)，未被選擇的數(shù)據(jù)輸入接口在原定義基礎(chǔ)上增加符號(hào)注釋。

優(yōu)選地，步驟S301中，有選擇性地配置數(shù)據(jù)輸出接口的方式也為：當(dāng)預(yù)定的數(shù)據(jù)輸出接口需要作為被選擇的數(shù)據(jù)輸出接口時(shí)，被選擇的數(shù)據(jù)輸出接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸出接口不需要作為被選擇的數(shù)據(jù)輸出接口時(shí)，未被選擇的數(shù)據(jù)輸出接口在原定義基礎(chǔ)上增加符號(hào)注釋。

優(yōu)選地，步驟S301中，配置輸入?yún)?shù)接口用Verilog語言(Verilog的設(shè)計(jì)初衷是成為一種基本語法與C語言相近的硬件描述語言。這是因?yàn)镃語言在Verilog設(shè)計(jì)之初，已經(jīng)在許多領(lǐng)域得到廣泛應(yīng)用，C語言的許多語言要素已經(jīng)被許多人習(xí)慣。一種與C語言相似的硬件描述語言，可以讓電路設(shè)計(jì)人員更容易學(xué)習(xí)和接受。不過，Verilog與C語言還是存在許多差別。另外，作為一種與普通計(jì)算機(jī)編程語言不同的硬件描述語言，它還具有一些獨(dú)特的語言要素，例如向量形式的線網(wǎng)和寄存器、過程中的非阻塞賦值等)實(shí)現(xiàn)，并采用宏定義的方式，對(duì)需要選擇的數(shù)據(jù)輸入接口端口進(jìn)行宏定義的配置；當(dāng)然步驟S301中配置參數(shù)輸出接口也可以采用同樣的方式。

如圖4、圖5所示，本實(shí)施例提供的基于FPGA的圖形化組態(tài)裝置中設(shè)置有數(shù)據(jù)輸入輸出接口單元(也稱數(shù)據(jù)接口單元)410/510，數(shù)據(jù)輸入輸出接口單元不僅能像實(shí)施例一那樣配置數(shù)據(jù)輸入接口，還可以對(duì)數(shù)據(jù)輸出接口進(jìn)行配置，即還構(gòu)成了數(shù)據(jù)輸出接口配置單元，該數(shù)據(jù)輸出接口配置單元設(shè)置成對(duì)預(yù)定的數(shù)據(jù)輸出接口進(jìn)行配置，使得繪制后的組態(tài)算法運(yùn)算的結(jié)果，從已經(jīng)被選擇的數(shù)據(jù)輸出接口輸出。

如圖4所示，可以選擇數(shù)據(jù)輸入接口1、3、6、8、9打開；而數(shù)據(jù)輸出接口2、3、5、7、8打開；用戶還可以根據(jù)自己的需求，選擇其他數(shù)據(jù)輸入/輸出接口，例如，按照?qǐng)D5進(jìn)行配置：選擇數(shù)據(jù)輸入接口2、3、6、7、10打開，而數(shù)據(jù)輸出接口4、6、7、10、12打開。

優(yōu)選地，數(shù)據(jù)輸入接口配置單元對(duì)數(shù)據(jù)輸入接口的配置方式為：當(dāng)預(yù)定的數(shù)據(jù)輸入接口需要作為被選擇的數(shù)據(jù)輸入接口時(shí)，被選擇的數(shù)據(jù)輸入接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸入接口不需要作為被選擇的數(shù)據(jù)輸入接口時(shí)，未被選擇的數(shù)據(jù)輸入接口在原定義基礎(chǔ)上增加符號(hào)注釋。

優(yōu)選地，數(shù)據(jù)輸出接口配置單元對(duì)數(shù)據(jù)輸出接口的配置方式為：當(dāng)預(yù)定的數(shù)據(jù)輸出接口需要作為被選擇的數(shù)據(jù)輸出接口時(shí)，被選擇的數(shù)據(jù)輸出接口按原來定義不變；當(dāng)其他的數(shù)據(jù)輸出接口不需要作為被選擇的數(shù)據(jù)輸出接口時(shí)，未被選擇的數(shù)據(jù)輸出接口在原定義基礎(chǔ)上增加符號(hào)注釋。

更具體地：FPGA開發(fā)屬于硬件開發(fā)，數(shù)據(jù)輸入/輸出接口的用戶界面不會(huì)做的像軟件那樣人性化，但是有必要把數(shù)據(jù)輸入/輸出接口做成參數(shù)可配，便于使用。對(duì)參數(shù)可配的數(shù)據(jù)輸入/輸出接口的實(shí)現(xiàn)采用外置配置文件的方法，算法組態(tài)人員通過修改配置文件，確定接口模塊需要在圖形界面顯示接口的個(gè)數(shù)和序號(hào)；配置文件雖然用Verilog語言實(shí)現(xiàn)，但是只涉及一些定義語句，不涉及其他復(fù)雜語句，能讓非FPGA開發(fā)人員快速掌握并理解。參數(shù)可配接口(包括數(shù)據(jù)輸入接口420、520和數(shù)據(jù)輸出接口440、540)的實(shí)現(xiàn)采用外置配置文件的方法，配置文件用Verilog實(shí)現(xiàn)，Verilog內(nèi)部采用宏定義語法。語法格式為“`define xxx”，該語法表示定義了“xxx”這個(gè)宏。配置文件內(nèi)要定義輸入/輸出接口的所有數(shù)據(jù)端口，并把該配置文件開放給算法組態(tài)人員，算法組態(tài)人員根據(jù)自己的組態(tài)算法圖選擇使用哪些數(shù)據(jù)端口，使用的端口按原定義不變，不使用的端口把原定義用符號(hào)“//”注釋掉。

相應(yīng)的數(shù)據(jù)輸入/輸出接口代碼要采用verilog的條件編譯命令進(jìn)行編寫。語法格式為“`ifdef xxx”，該語法表示如果出現(xiàn)“xxx”這個(gè)宏名，則執(zhí)行下面的代碼，如果沒有出現(xiàn)，則不執(zhí)行下面的代碼。直接在端口定義處添加該語法，可以直接對(duì)數(shù)據(jù)端口進(jìn)行配置。

采用上述方法實(shí)現(xiàn)后，算法組態(tài)人員通過外置配置文件，直接控制數(shù)據(jù)輸入/輸出接口，圖形化算法組態(tài)中只會(huì)顯示已經(jīng)配置的需要的數(shù)據(jù)接口，未配置的不在圖形化界面顯示，使數(shù)據(jù)接口更容易操作

優(yōu)選地，數(shù)據(jù)輸入輸出接口配置單元410、510配置輸入?yún)?shù)接口用Verilog語言實(shí)現(xiàn)，并采用宏定義的方式，對(duì)需要選擇的數(shù)據(jù)輸入接口端口進(jìn)行宏定義的配置。

更具體地，如圖6所示，本實(shí)施例使用的FPGA開發(fā)工具Libero soc(一種組態(tài)開發(fā)工具)中的smartdesign(圖形編輯的功能模塊)進(jìn)行圖形化算法組態(tài)工作。通過外置配置文件，確定圖形化顯示的輸入/輸出數(shù)據(jù)接口的數(shù)量，打開的輸入數(shù)據(jù)接口di001-di010，輸出數(shù)據(jù)接口do011-do020。并且，用戶可以修改外置配置文件之后，輸入/輸出數(shù)據(jù)接口會(huì)進(jìn)行更新，如圖7所示，打開的輸入數(shù)據(jù)接口di001-di010、di041-di050，輸出數(shù)據(jù)接口do011-do020、do031-do040。

采用本實(shí)施例進(jìn)一步優(yōu)選的技術(shù)方案，至少可以獲得以下有益效果：

對(duì)數(shù)據(jù)輸入接口和/或數(shù)據(jù)輸出接口通過參數(shù)進(jìn)行配置方式，通過注釋來區(qū)分，能讓非FPGA開發(fā)人員快速掌握并理解。

本領(lǐng)域普通技術(shù)人員可以理解：實(shí)現(xiàn)上述各方法實(shí)施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成。前述的程序可以存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中。該程序在執(zhí)行時(shí)，執(zhí)行包括上述各方法實(shí)施例的步驟；而前述的存儲(chǔ)介質(zhì)包括：ROM、RAM、磁碟或者光盤等各種可以存儲(chǔ)程序代碼的介質(zhì)。

最后需要說明的是，上述說明僅是本發(fā)明的最佳實(shí)施例而已，并非對(duì)本發(fā)明做任何形式上的限制。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，都可利用上述揭示的做法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出許多可能的變動(dòng)和簡(jiǎn)單的替換等，這些都屬于本發(fā)明技術(shù)方案保護(hù)的范圍。