背景技術(shù)：

本文所述實施方案涉及處理器，并且更具體地講涉及形成處理器的多個處理器核心。

相關(guān)領(lǐng)域的描述

各種處理器被包括在電子系統(tǒng)中用于執(zhí)行提供某些量的用戶功能性的軟件。處理器可包括系統(tǒng)中的中央處理單元(cpu)，以及用于特定任務(wù)諸如圖形、媒體處理等的專用處理器。一般來講，處理器被設(shè)計用于在多個操作點(供電電壓量值和時鐘頻率的設(shè)置)處操作。與較高操作點相比，較低操作點消耗較少電力，但也提供受限性能。對于某些工作負荷，受限的性能是足夠的，并且可使用較低操作點。對于其它工作負荷，需要較高操作點來提供足夠的性能。

在一些系統(tǒng)中會經(jīng)歷各種各樣的工作負荷。設(shè)計能提供要求最高的工作負荷所需的性能同時還支持將為很多經(jīng)常執(zhí)行的工作負荷提供足夠性能的最低可能操作點的處理器已經(jīng)變得具有挑戰(zhàn)性。在電路停止正確發(fā)揮作用之前，在高操作點處操作的處理器只可支持將供電電壓減小到特定水平。必須進行折中，通常，最低操作點被提高直到設(shè)計能滿足所期望的高端操作點。隨著高端操作點繼續(xù)提高，越來越多的工作負荷是能夠在最低操作點處執(zhí)行的(并且能在甚至更低的操作點處執(zhí)行很多工作負荷)。對于此類工作負荷，電力被不必要地消耗，這在常常操作于有限能量源諸如電池的移動系統(tǒng)中是一個關(guān)鍵的因素。

技術(shù)實現(xiàn)要素：

在實施方案中，集成電路可包括一個或多個處理器。每個處理器可包括多個處理器核心，并且每個核心具有不同的設(shè)計/實施和性能水平。例如，一個核心可被實施用于高性能，但其正確操作的最小電壓可能較高。另一核心能夠以較低的最大性能實施，但可針對效率進行優(yōu)化并且能夠以較低的最小電壓正確地操作。處理器可支持多個處理器狀態(tài)(pstate)。每個pstate可指定操作點(例如供電電壓量值和時鐘頻率的組合)，并且每個pstate可映射到處理器核心中的一個處理器核心。在操作期間，核心中的一個核心是活動的：當前pstate映射到的核心。如果新的pstate被選擇并被映射到不同的核心，則處理器可自動地將處理器狀態(tài)上下文切換到新選擇的核心，并且可在該核心上開始執(zhí)行。

在實施方案中，該多個核心可允許處理器支持寬范圍的pstate，以及/或者可提供改善的電力效率，尤其是在較低pstate處。處理器可支持增強的電池壽命(例如，在移動系統(tǒng)中)。處理器可為并非性能要求高的工作負荷提供有效執(zhí)行，這可減少各種系統(tǒng)中的熱需求。

附圖說明

下面的具體實施方式將參照附圖進行描述，現(xiàn)在對附圖進行簡要說明。

圖1是處理器集群的一個實施方案的框圖。

圖2是對于一個實施方案例示如圖1所示的pcore和ecore的效率與性能之間關(guān)系的圖。

圖3是例示處理器電力管理單元的一個實施方案的用于改變處理器狀態(tài)的操作的流程圖。

圖4是例示處理器電力管理單元的一個實施方案的用于更換核心的操作的流程圖。

圖5是針對核心更換的上下文切換硬件的一個實施方案的框圖。

圖6是包括圖1所示的處理器集群的一個實施方案的一種片上系統(tǒng)(soc)的一個實施方案的框圖。

圖7是系統(tǒng)的一個實施例的框圖。

盡管本公開所述的實施方案可允許各種修改形式和另選形式，但其特定實施方案在附圖中以舉例的方式示出并將在本文詳細描述。然而，應(yīng)當理解，附圖和對其的詳細描述并非旨在將實施方案限制于所公開的具體形式，相反，本發(fā)明旨在涵蓋落入到所附權(quán)利要求的實質(zhì)和范圍內(nèi)的所有修改形式、等同形式和另選形式。本文所使用的標題僅用于組織目的，并不旨在用于限制說明書的范圍。如在整個本專利申請中所使用的那樣，以允許的意義(即，意味著具有可能性)而非強制的意義(即，意味著必須)使用“可能”一詞。類似地，字詞“包括”是指包括但不限于。

各種單元、電路或其它部件可被描述為“被配置為”執(zhí)行一個或多個任務(wù)。在此類上下文中，“被配置為”是對一般意味著“具有如下電路”的結(jié)構(gòu)的寬泛表述：在操作期間執(zhí)行一個或多個任務(wù)。如此，即使在單元/電路/部件當前未接通時，該單元/電路/部件也可被配置為執(zhí)行任務(wù)。一般來講，形成與“被配置為”對應(yīng)的結(jié)構(gòu)的電路可包括硬件電路和/或存儲可執(zhí)行以實現(xiàn)該操作的程序指令的存儲器。該存儲器可包括易失性存儲器諸如靜態(tài)隨機存取存儲器或動態(tài)隨機存取存儲器和/或非易失性存儲器諸如光盤或磁盤存儲裝置、閃存存儲器、可編程只讀存儲器等。類似地，為了描述的方便，可將各種單元/電路/部件描述為執(zhí)行一項或多項任務(wù)。此類描述應(yīng)當被解釋成包括短語“被配置為”。表述被配置為執(zhí)行一個或多個任務(wù)的單元/電路/部件明確地旨在對該單元/電路/部件不調(diào)用35u.s.c.§112(f)的解釋。

本說明書包括對“一個實施方案”或“實施方案”的引用。短語“在一個實施方案中”或“在實施方案中”的出現(xiàn)不一定指相同的實施方案，盡管通常設(shè)想包括特征的任何組合的實施方案，除非在此明確地否認。特定特征、結(jié)構(gòu)或特性可以與本公開一致的任何適當?shù)姆绞浇Y(jié)合。

具體實施方式

圖1是處理器集群30的一個實施方案的框圖。在所示實施方案中，包括多個處理器32a-32n和二級(l2)緩存34。處理器32a-32n耦接到l2緩存34，l2緩存被進一步耦接以與包括集群30的系統(tǒng)的其它元件通信。在所示實施方案中，l2緩存34包括處理器電力管理器36，處理器電力管理器包括存儲處理器32a-32n的pstate的pstate寄存器38。在各種實施方案中，每個處理器32a-32n可具有其自己的獨立pstate，處理器32a-32n的分組可共享pstate，或者集群30可具有處理器32a-32n的共享的pstate。處理器32a在圖1中被詳細圖示為包括至少兩個處理器核心：性能核心(pcore)40和效率核心(ecore)42。其它實施方案可包括附加的核心。每個核心40和42通過相應(yīng)的電力開關(guān)44和46耦接到電源軌(vp)。因此，每個核心40和42可被獨立地加電或掉電。其它處理器諸如處理器32n可與處理器32a類似。

每個處理器32a-32n可以是在系統(tǒng)中執(zhí)行的軟件可將代碼分配給以執(zhí)行的實體。例如，軟件可以是對系統(tǒng)中的硬件進行控制的操作系統(tǒng)(os)的一部分。軟件可以是對要執(zhí)行的代碼進行調(diào)度的線程或任務(wù)調(diào)度器。os還可基于代碼被執(zhí)行的性能需求，為處理器32a-32n分配pstate。os可跟蹤代碼的行為以確定pstate，可靜態(tài)地記錄每個線程/任務(wù)的信息以選擇pstate，等等，或它們的任何組合。此外或另選地，pstate可受到系統(tǒng)中的其它條件(熱極限、可用電池電力等)影響。

每個可能的pstate可指定處理器32a-32n的操作點。例如，操作點可包括處理器32a-32n中的vp的供電電壓量值以及時鐘的時鐘頻率。其它實施方案可以其它方式限定操作點，但一般來講，操作點可指示處理器的性能和電力消耗。在一個實施方案中，pstate可以是直接用作供電電壓量值和時鐘頻率的一對值。在其它實施方案中，pstate可以是用于獲取供電電壓量值和時鐘頻率的值(例如值表的索引)。

如圖1所示，處理器32a包括pcore40和ecore42。處理器32a所支持的每個pstate映射到核心40和42中的一個核心。每個核心40和42可具有映射到自己的不止一個pstate。

在處理器32a-32n執(zhí)行的代碼改變和/或其它系統(tǒng)考量保證pstate改變時，pstate寄存器38可被更新(例如，通過os)。如果pstate從映射到核心40和42中的一者(“活動核心”)的當前pstate改變成映射到核心40和42中的另一者(“目標核心”)的新pstate，則集群30可自動地在硬件上將處理器32a的處理器上下文從活動核心轉(zhuǎn)移到目標核心。目標核心可在pstate改變時被斷電。轉(zhuǎn)移上下文的過程可包括對目標核心通電、重置并初始化目標核心、轉(zhuǎn)移處理器上下文、以及對活動核心斷電(使目標核心成為活動核心)。執(zhí)行可在目標核心(現(xiàn)在是活動核心)上繼續(xù)。因此，核心之間的切換對于軟件可以是不可見的。事實上，軟件可能甚至不“知道”在處理器32a-32n中有多個核心。在一個實施方案中，核心40和42可具有不同的實施，但響應(yīng)于任何給定指令流(包括特權(quán)指令)可準確地提供相同的程序行為。例如，一些指令集架構(gòu)可包括唯一地標識系統(tǒng)中的處理器的特征。例如，指令集架構(gòu)常常具有返回被分配給系統(tǒng)中cpu的值的“cpuid”指令。系統(tǒng)中的每個cpu分配有唯一值。核心40和42二者可返回相同的cpuid值。另一形式的cpuid指令可返回指示指令集架構(gòu)的哪些可選特征由處理器實施的值。核心40和42二者也可返回用于該指令的相同值。可提供對于不同的具體實施可以不同的各種特定于模型的寄存器。核心40和42的特定于模型的寄存器可以是相同的。因此，在處理器32a-32b上執(zhí)行的軟件(包括操作系統(tǒng)軟件、應(yīng)用程序軟件等)可相同地操作，而與哪個核心40和42活動無關(guān)。

pcore40和ecore42可以是處理器32a-32n采用的指令集架構(gòu)(isa)的不同設(shè)計、不同實施。以另一種方式來看，pcore40和ecore42可實施不同的微架構(gòu)。pcore40可以是試圖使性能最大化而電力節(jié)省是較少強調(diào)的設(shè)計目標的激進設(shè)計。pcore40中的電路可以是激進的，這可防止pcore40可操作于的最小供電電壓如一些所述pstate中所期望的那樣低。另一方面，ecore42可實施更保守設(shè)計，因此可在比pcore40低的最小電壓正確地操作。ecore42的性能在給定操作點處可低于pcore40，并且電力節(jié)省對于ecore42可以是更高度強調(diào)的目標。ecore42占據(jù)的半導(dǎo)體面積也可比pcore40小。

雖然圖1所示的示例在處理器32a中包括兩個核心，但其它實施方案可包括不止兩個核心。一個核心可以是在最低pstate下操作的最有效核心，其它核心可針對沿性能/效率譜的其它點進行優(yōu)化，直到再一個核心是處理器中的多個核心中的最高性能核心?？稍诟鞣N實施方案中使用任意數(shù)量的核心。

一般來講，處理器可以是被配置為實施所限定的指令集架構(gòu)(isa)的任何電路。各種isa存在于各種實施方案并且可在各種實施方案中使用，諸如x86架構(gòu)(也稱為apx)、arm架構(gòu)、mips架構(gòu)、powerpc(現(xiàn)在簡稱為power)等。處理器可采用多種微架構(gòu)技術(shù)，包括上述的多核心方法。每個核心也可實施各種微架構(gòu)技術(shù)。一般來講，微架構(gòu)可以是指執(zhí)行單元和用于實施isa的其它電路的組織。示例可包括按序?qū)y序執(zhí)行、推測性執(zhí)行、分支預(yù)測、超標量、超流水線等。除了各種其它技術(shù)之外，實施方案可實施微編碼技術(shù)。

處理器32a-32n和/或處理器復(fù)合體30可被用作系統(tǒng)中的任何處理器。例如，處理器可以是執(zhí)行os以控制系統(tǒng)中的其它硬件并調(diào)度要執(zhí)行的應(yīng)用程序代碼的中央處理單元(cpu)。cpu也可執(zhí)行應(yīng)用程序代碼等等。處理器可以是專用處理器諸如針對圖形操控進行優(yōu)化的圖形處理單元(gpu)、針對信號處理進行優(yōu)化的數(shù)字信號處理器(dsp)、進行各個外圍設(shè)備部件中軟件執(zhí)行的嵌入式處理器等等。

在一個實施方案中，除了處理器上下文正被轉(zhuǎn)移時之外，形成處理器32a-32n的核心40和42中的至多一者可在執(zhí)行期間被通電。給定的處理器32a-32n可完全關(guān)閉(所有核心掉電)。處理器電力管理器36可被配置為利用電力開關(guān)44和46控制處理器核心的通電/加電和處理器核心的斷電/掉電。

在一些實施方案中，核心40和/或42可實施數(shù)據(jù)緩存，該數(shù)據(jù)緩存可存儲經(jīng)修改的數(shù)據(jù)(即例如響應(yīng)于處理器代碼中的存儲被執(zhí)行而已經(jīng)被寫入緩存中、但還未寫到存儲器使得存儲器中的數(shù)據(jù)不再是正確數(shù)據(jù)的數(shù)據(jù))。除了轉(zhuǎn)移處理器上下文之外，可從數(shù)據(jù)緩存刷新經(jīng)修改的數(shù)據(jù)。特別地，數(shù)據(jù)可被刷新到l2緩存34，但可保持存儲在l2緩存34中，除非l2緩存34的正常操作導(dǎo)致該數(shù)據(jù)被清除。一旦新活動核心正在執(zhí)行，經(jīng)修改的數(shù)據(jù)就可以是l2緩存34中的命中，并且可以相對低的延遲被移動到新活動核心的緩存。

處理器電力管理器36可被配置為管理處理器集群30內(nèi)的pstate轉(zhuǎn)變。處理器電力管理器36可被配置為將供電電壓量值轉(zhuǎn)變傳送到系統(tǒng)級電力管理器或者直接傳送到向系統(tǒng)供應(yīng)電壓的電力管理單元(pmu)。處理器電力管理器36可被配置為與時鐘生成硬件(在圖1中未示出)諸如鎖相環(huán)(pll)等交互。

處理器上下文通?？砂ㄈ魏诬浖梢姷奶幚砥鳡顟B(tài)。該狀態(tài)通?？纱鎯υ诩拇嫫髦校摷拇嫫魇悄軌蜃鳛閕sa中定義的各種指令的操作數(shù)進行訪問的。該狀態(tài)可包括所架構(gòu)的寄存器諸如各種類型(整數(shù)、浮點、向量等)的操作數(shù)寄存器。寄存器還可包括處理器控制寄存器諸如狀態(tài)寄存器、處理器模式寄存器等。寄存器還可包括被定義為對于特定單元包括特定內(nèi)容的專用寄存器。寄存器還可包括特定于模型的寄存器，其存在可以是架構(gòu)特定的但其內(nèi)容對于不同實施可以是不同的。

l2緩存34可具有任何容量和配置。l2緩存34可以包括處理器32a-32n中的緩存、可不包括該緩存、或者非包括性的。

圖2是例示核心40和42的一個實施方案的效率與性能之間關(guān)系的圖。虛線對應(yīng)于ecore42，并且實線對應(yīng)于pcore40。效率被圖示在豎軸上，并且性能被圖示在橫軸上。效率可以多種方式(例如性能/瓦)來測量。性能可利用各種基準程序諸如specint、specflt、dhrystone等來測量。處理器32a的各個pstate沿圖2中的曲線圖示。對應(yīng)于較高性能的pstate在pcore曲線上，因為pcore針對性能進行了優(yōu)化，其中對應(yīng)于較低性能/較高能力節(jié)省的pstate在ecore曲線上，其在較低性能水平更有效但在較高性能水平的性能較低。

因此，在圖2的實施例中，pstate1、2和3映射到ecore42，并且pstate4、5、6和7映射到pcore40?？芍С秩我鈹?shù)量的pstate，并且任意數(shù)量可被映射到各個核心。在另一個實施方案中，可支持連續(xù)pstate設(shè)置。在此類實施方案中，可定義圖2中曲線相交的轉(zhuǎn)折點，在該點處可進行核心切換。

圖3是例示處理器電力管理器36響應(yīng)于寫到pstate寄存器38的新pstate進行的操作的一個實施方案的流程圖。然而，為了便于理解，框圖以特定順序示出，也可使用其它順序?？蚩稍谔幚砥麟娏芾砥?6中的組合邏輯中并行執(zhí)行?？?、框的組合和/或流程圖作為整體可在多個時鐘周期內(nèi)為管線式的。處理器電力狀態(tài)管理器36可被配置為實施圖3中所示的操作。

活動核心可以是當前正執(zhí)行代碼的核心40/42。在一些實施方案中，活動核心可以是在當前pstate穩(wěn)態(tài)操作期間被通電的唯一核心。如果新的pstate不映射到活動核心(決策框50，“否”分支)，則處理器電力狀態(tài)管理器36可執(zhí)行“核心更換”到新pstate所映射到的核心(框52)。如果新的pstate映射到活動核心，則活動核心可保持活動，并且執(zhí)行可在pstate改變時繼續(xù)。如果新的pstate是從當前pstate的增大(決策框54，“是”分支)，則供電電壓量值可首先增大以支持增大的頻率。因此，處理器電力狀態(tài)管理器36可請求電壓增大(框56)，并等待電壓增大完成(決策框58，“是”分支)。處理器電力狀態(tài)管理器36可通過等待指定的時間段來確定電壓增大完成，或者可接收指示電壓增大何時完成的通信。在一個實施方案中，處理器電力狀態(tài)管理器36可將電壓增大請求傳輸給另一電力管理器(例如在一個實施方案中是圖6所示的soc級電力管理器)，或者可將電壓請求直接傳輸給供應(yīng)電壓的pmu。一旦電壓增大完成，處理器電力管理器36就可提高時鐘的頻率(框60)。另一方面，如果新的pstate是從當前pstate的減小，則當前供電電壓可支持新的(更低)頻率。因此(決策框54，“否”分支)，處理器電力管理器36可更新時鐘頻率并請求新的供電電壓，而不等待電壓改變完成(框62)。

圖4是例示處理器電力管理器36執(zhí)行核心更換(圖3的框52)的操作的一個實施方案的流程圖。然而，為了便于理解，框圖以特定順序示出，也可使用其它順序?？蚩稍谔幚砥麟娏芾砥?6中的組合邏輯中并行執(zhí)行?？?、框的組合和/或流程圖作為整體可在多個時鐘周期內(nèi)為管線式的。處理器電力狀態(tài)管理器36可被配置為實施圖4中所示的操作。

處理器電力管理器36可將活動核心轉(zhuǎn)換到“安全”pstate(框70)。安全pstate可以是活動核心和目標核心二者都正確操作的狀態(tài)。在這個上下文中，目標核心可以是新pstate映射到的核心。在其中存在不止兩個核心的實施方案中，安全pstate可以不同，具體取決于哪個核心是活動核心以及哪個核心是目標核心。安全pstate不必是能在pstate寄存器36中選擇的pstate。也就是說，供電電壓與頻率的組合可以不是映射到核心的所支持的組合中的一者。例如，在給定了安全pstate中的供電電壓量值的情況下，pcore可以能夠在較高頻率下運行。然而，ecore可能不能以所給定的供電電壓量值在較高頻率下運行。因此，安全pstate可包括當前供電電壓量值，但時鐘頻率更低。另選地，目標核心可能不支持當前供電電壓，并且安全pstate可包括不同的供電電壓量值和時鐘頻率。向安全pstate的轉(zhuǎn)變可類似于圖3中的框54、56、58、60、和62。

處理器電力管理器36可對目標核心加電(框72)。例如在圖1的實施方案中，處理器電力管理器36可閉合通向目標核心的電力開關(guān)，從而允許電力流向目標核心。目標核心可在電力穩(wěn)定之后被重置。在一些實施方案中，目標核心可在重置完成后初始化。一旦重置(以及初始化，如果適用的話)完成(決策框74，“是”分支)，處理器電力管理器36就可發(fā)起處理器上下文從活動核心向目標核心的轉(zhuǎn)移(框76)。在一個實施方案中，核心可包括被配置為傳輸/接收處理器上下文的電路。在另一實施方案中，所述電路可位于處理器電力管理器36中。如先前所提及的，核心還可被配置為在上下文轉(zhuǎn)移期間刷新緩存。一旦上下文轉(zhuǎn)移完成(決策框78，“是”分支)，則處理器電力管理器可使(先前)活動核心掉電，并且目標核心可變成活動核心(框80)。掉電可例如通過斷開通向先前活動核心的電力開關(guān)來實現(xiàn)。處理器電力管理器36可將活動核心轉(zhuǎn)換到新pstate(框82)。向新pstate的轉(zhuǎn)變可類似于圖3中的框54、56、58、60、和62。

圖5是處理器32a的一個實施方案的更詳細框圖。在例示的實施方案中，pcore40和ecore42被示為包括上下文狀態(tài)機90的實例(即圖5中的90a和90b)。核心40和42中的狀態(tài)機90的具體實施可以不同，但它們在邏輯上可以類似的方式操作。一般來講，活動核心中的狀態(tài)機90可導(dǎo)致寄存器狀態(tài)被活動核心輸出到狀態(tài)機90所耦接到的上下文緩沖器92。狀態(tài)中寄存器的次序可以是固定的，使得接收狀態(tài)機可簡單地讀取數(shù)據(jù)并將其寫到正確的寄存器。在另一具體實施中，所述次序可以是隨意的，并且可為每個寄存器分配標識符，所述標識符可以與寄存器內(nèi)容一起被寫到上下文緩沖器92并被接收狀態(tài)機用來在接收核心內(nèi)寫正確的寄存器。

狀態(tài)機可以各種方式實現(xiàn)：固定功能電路(例如有限狀態(tài)機)、處理器執(zhí)行的微碼、在處理器電力管理器36中(例如傳輸命令給核心以轉(zhuǎn)移各個寄存器)等等。另外，活動處理器中的狀態(tài)機90可將數(shù)據(jù)緩存刷新到l2緩存34，如上所述。

上下文緩沖器92可以是先進先出緩沖器(fifo)，用于從一個核心向另一個捕獲上下文狀態(tài)。上下文緩沖器92可提供彈性，處理跨時鐘域問題等等。在實施方案中，上下文緩沖器92可以是處理器電力管理器36的一部分，因此在圖5中以虛線示出。在另一實施方案中，狀態(tài)機90也可實施在處理器電力管理器36中。在此類實施方案中，處理器電力管理器36可訪問核心40和42中的寄存器狀態(tài)，或者可使指令被執(zhí)行以執(zhí)行寄存器讀/寫來執(zhí)行寄存器狀態(tài)的傳輸。

圖6是耦接到存儲器12的soc10的一個實施方案的框圖。正如其名稱所暗示的，soc10的部件可被集成到單個半導(dǎo)體基板上作為集成電路“芯片”。在一些實施方案中，部件可在系統(tǒng)中的兩個或更多個芯片上實現(xiàn)。然而，soc10在本文將被用作示例。在所示的實施方案中，soc10的部件包括中央處理單元(cpu)復(fù)合體14(其可由圖1所示的處理器集群30實施)、外圍設(shè)備部件18a-18b(更簡略地，“外圍設(shè)備”18)、存儲器控制器22、soc電力管理器(pmgr)16和通信結(jié)構(gòu)27。部件14、16、18a-18b和22可全部耦接到通信結(jié)構(gòu)27。存儲器控制器22在使用期間可耦接到存儲器12。

存儲器控制器22一般可包括電路，該電路用于接收來自soc10的其它部件的存儲器操作并用于訪問存儲器12以完成存儲器操作。存儲器控制器22可被配置為訪問任何類型的存儲器12。例如，存儲器12可以是靜態(tài)隨機存取存儲器(sram)、動態(tài)ram(dram)諸如包括雙倍數(shù)據(jù)速率(ddr、ddr2、ddr3、ddr4等)dram的同步dram(sdram)?？芍С謉drdram的低電力/移動版本(例如，lpddr、mddr等)。存儲器控制器22可包括存儲器操作隊列，以用于對這些操作進行排序(并且可能重新排序)，并將這些操作呈現(xiàn)至存儲器12。存儲器控制器22還可包括用于存儲等待寫到存儲器的寫數(shù)據(jù)和等待返回至存儲器操作的源的讀數(shù)據(jù)的數(shù)據(jù)緩沖器。在一些實施方案中，存儲器控制器22可包括用于存儲最近訪問的存儲器數(shù)據(jù)的存儲器緩存。例如，在soc具體實施中，存儲器緩存可通過在預(yù)期很快要再次訪問數(shù)據(jù)的情況下避免從存儲器12重新訪問數(shù)據(jù)來降低soc中的電力消耗。在一些情況下，存儲器緩存也可被稱為系統(tǒng)緩存，其與私有緩存諸如l2緩存或處理器中的緩存不同，該私有緩存只服務(wù)于某些部件。此外，在一些實施方案中，系統(tǒng)緩存不需要位于存儲器控制器22內(nèi)。

外圍設(shè)備18a-18b可為被包括在soc10中的附加硬件功能性的任何集合。例如，外圍設(shè)備18a-18b可包括視頻外圍設(shè)備，諸如被配置為處理來自相機或其它圖像傳感器的圖像捕捉數(shù)據(jù)的圖像信號處理器、被配置為在一個或多個顯示設(shè)備上顯示視頻數(shù)據(jù)的顯示控制器、圖形處理單元(gpu)、視頻編碼器/解碼器、縮放器、旋轉(zhuǎn)器、混合器等。外圍設(shè)備可包括音頻外圍設(shè)備，諸如麥克風、揚聲器、至麥克風和揚聲器的接口、音頻處理器、數(shù)字信號處理器、混合器等。外圍設(shè)備可包括用于soc10外部的各種接口的接口控制器(例如外圍設(shè)備18b)，該soc包括接口諸如通用串行總線(usb)、外圍部件互連(pci)(包括pci高速(pcie))、串行和并行端口等等。外圍設(shè)備可包括聯(lián)網(wǎng)外圍設(shè)備諸如媒體訪問控制器(mac)。可包括硬件的任何集合。

通信構(gòu)造27可以是用于在soc10的部件間進行通信的任何通信互連件和協(xié)議。通信構(gòu)造27可以是基于總線的，包括共享總線配置、交叉桿配置以及具有網(wǎng)橋的分級總線。通信構(gòu)造27還可以是基于封裝的，并且可利用網(wǎng)橋、交叉桿、點到點或其它互連件進行分級。

socpmgr16可被配置為控制從系統(tǒng)中的pmu請求的供電電壓量值?？纱嬖谟蓀mu為soc10生成的多個供電電壓。例如，可為cpu復(fù)合體14中的處理器32a-32n生成vp電壓，可為soc10中的其它部件生成vsoc電壓。在一個實施方案中，vsoc可服務(wù)存儲器控制器22、外圍設(shè)備18、socpmgr16、和soc10的其它部件，并且可基于電力域采用電力門控。在一些實施方案中，對于soc10的其余部分可存在多個供電電壓。在一些實施方案中，還可存在用于cpu復(fù)合體14和/或soc10中各個存儲器陣列的存儲器供電電壓。存儲器供電電壓可與供應(yīng)給邏輯電路的電壓(例如vp或vsoc)一起使用，供應(yīng)給邏輯電路的電壓可具有比為了確保穩(wěn)健的存儲操作所需要的電壓量值低的電壓量值。socpmgr16可以直接在軟件控制下(例如，軟件可直接請求部件的加電和/或掉電)和/或可被配置為監(jiān)視soc10并確定各個部件何時要被加電或掉電。對于cpu復(fù)合體14，對于vp的電壓請求可被提供給socpmgr16，socpmgr16可將該請求傳送給pmu以實現(xiàn)供電電壓量值改變。

一般來講，部件可被稱為被通電或被斷電。如果部件正在接收供電電壓使得其可如所設(shè)計的那樣操作，則其可以是被通電。如果部件被斷電，則其并沒有正在接收供電電壓并且不處于操作中。如果部件被通電，則其也可被稱為被加電，并且如果其被斷電，則其也可被稱為掉電。對部件加電可以是指將供電電壓供應(yīng)給被斷電的部件，并且對部件掉電可以是指終止將供電電壓供應(yīng)給部件。類似地，任何子部件和/或soc10作為整體可被稱為被加電/掉電等等。部件可以是提供soc10內(nèi)的指定功能并且具有到soc10的其余部分的特定接口的預(yù)定電路塊。因此，外圍設(shè)備18a-18b、cpu復(fù)合體14、存儲器控制器22和socpmgr16各自可以是部件的示例。

應(yīng)當指出，soc10的部件的數(shù)量(以及圖1中所示的那些部件的子部件的數(shù)量，諸如在cpu復(fù)合件14內(nèi))在不同實施方案中可以是不同的?？纱嬖诒葓D1中所示的數(shù)量多或少的每個部件/子部件。

接下來轉(zhuǎn)向圖7，其示出了系統(tǒng)150的一個實施方案的框圖。在例示的實施方案中，系統(tǒng)150包括耦接到外部存儲器12和一個或多個外圍設(shè)備154的soc10的至少一個實例。提供向soc10供應(yīng)供電電壓以及向存儲器12和/或外圍設(shè)備154供應(yīng)一個或多個供電電壓的pmu156。在一些實施方案中，可包括soc10的多于一個實例(也可包括多于一個存儲器12)。

pmu156一般可包括用于生成供電電壓并將那些供電電壓提供給系統(tǒng)的其它部件諸如soc10、存儲器12、各個片外外圍設(shè)備部件154諸如顯示設(shè)備、圖像傳感器、用戶接口設(shè)備等的電路。pmu156因此可包括可編程電壓調(diào)節(jié)器、用于與soc10通過接口結(jié)合并且更具體地是與socpmgr16通過接口結(jié)合以接收電壓請求的邏輯部件等等。

根據(jù)系統(tǒng)150的類型，外圍設(shè)備154可包括任何期望的電路。例如，在一個實施方案中，系統(tǒng)150可以是移動設(shè)備(例如個人數(shù)字助理(pda)、智能電話等)，并且外圍設(shè)備154可包括用于各種類型的無線通信的設(shè)備，諸如wifi、藍牙、蜂窩、全球定位系統(tǒng)等。外圍設(shè)備154還可包括附加存儲裝置，該附加存儲裝置包括ram存儲裝置、固態(tài)存儲裝置或磁盤存儲裝置。外圍設(shè)備154可包括用戶界面設(shè)備(諸如包括觸摸顯示屏或多點觸摸顯示屏的顯示屏)、鍵盤或其它輸入設(shè)備、麥克風、揚聲器等。在其它實施例中，系統(tǒng)150可以是任何類型的計算系統(tǒng)(例如臺式個人計算機、膝上型電腦、工作站、網(wǎng)絡(luò)機頂盒等)。

外部儲存器12可以包括任何類型的存儲器。例如，外部存儲器12可以是sram、動態(tài)ram(dram)(諸如同步dram(sdram))、雙倍數(shù)據(jù)速率(ddr、ddr2、ddr3等)sdram、rambusdram、低電力版本的ddrdram(例如lpddr、mddr等)等等。外部存儲器12可包括存儲器設(shè)備可被安裝到的一個或多個存儲器模塊，諸如單列存儲器模塊(simm)、雙列存儲器模塊(dimm)等。另選地，外部存儲器12可包括以芯片上芯片配置或封裝上封裝具體實施被安裝在soc10上的一個或多個存儲器設(shè)備。

一旦充分理解了以上公開，很多變型形式和修改形式對于本領(lǐng)域的技術(shù)人員而言將變得顯而易見。本發(fā)明旨在將以下權(quán)利要求書被解釋為涵蓋所有此類變型形式和修改形式。