一種存儲控制器的制造方法
【專利摘要】本發(fā)明提供了一種存儲控制器，通過將單層單元存儲陣列集成到存儲控制器中，并替代部分或者全部數(shù)據(jù)緩沖器，因此本發(fā)明所提供之集成的單層單元NAND存儲陣列具有存儲單元尺寸小、成本低、功耗低、非易失性等優(yōu)勢，因而本發(fā)明這種新型的NAND存儲控制器結(jié)構(gòu)適用于對功耗、成本或容量要求較高的應(yīng)用領(lǐng)域。同時，如果某種應(yīng)用環(huán)境對速度要求也很高，那么單層單元NAND陣列可以作為第二級數(shù)據(jù)緩存器，與第一級SRAM或者DRAM緩存器組成一個混合式數(shù)據(jù)緩存器，既達到了高速讀寫的目的，又滿足了單元尺寸小、成本低、功耗低、非易失性等優(yōu)勢。
【專利說明】一種存儲控制器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體涉及一種存儲控制器，利用該存儲控制器可實現(xiàn)高速數(shù)據(jù)緩存。
【背景技術(shù)】
[0002]NAND型固態(tài)硬盤已經(jīng)成為目前主流的非易失存儲技術(shù)，廣泛應(yīng)用于數(shù)據(jù)中心、個人電腦、手機、智能終端、消費電子等各個領(lǐng)域，而且仍然呈現(xiàn)需求不斷增長的局面。NAND型固態(tài)硬盤的制造工藝也已經(jīng)發(fā)展到了 16nm，從二維的制造工藝向三維的制造工藝轉(zhuǎn)化。三星公司已經(jīng)宣布了 128Gb24個單元(bit)堆疊的三維NAND芯片的商業(yè)化生產(chǎn)。美光公司則宣布了 16nml28Gb的新型二維NAND芯片，使用新型的二維單元結(jié)構(gòu)突破傳統(tǒng)二維結(jié)構(gòu)尺寸縮小的限制。
[0003]傳統(tǒng)的NAND固態(tài)硬盤存儲芯片與存儲控制器芯片的制造工藝一般不一樣，三星、美光、東芝、海力士等NAND固態(tài)硬盤大廠均采用專門的生產(chǎn)線，與CMOS邏輯工藝不兼容。以CMOS工藝為主的各晶圓代工廠均無法實現(xiàn)NAND固態(tài)硬盤的生產(chǎn)。傳統(tǒng)的二維NAND固態(tài)硬盤工藝和三維NAND固態(tài)硬盤工藝雖然已經(jīng)到了十幾納米的工藝，但是這僅僅是對于NAND存儲陣列而言的，其邏輯控制電路和模擬電路部分仍然采用的是很落后的CMOS工藝，例如只有180nm、130nm。一方面是芯片成本的考慮，先進CMOS制程會增加芯片的制造成本；另一方面是NAND固態(tài)硬盤單元的寫入需要20V左右的電壓，在先進的CMOS工藝上實現(xiàn)高壓CMOS管的工藝難度和成本也比較大。美光的新型二維NAND固態(tài)硬盤工藝盡管在存儲單元區(qū)采用了高介電常數(shù)金屬柵(HKMG)的先進CMOS工藝，但其芯片的邏輯控制電路和模擬電路部分仍然采用的是很落后的CMOS工藝，而且其NAND固態(tài)硬盤單元的HKMG工藝采用的是Gate First的工藝集成方法，與目前主流的先進CMOS工藝不兼容。
[0004]一般的NAND存儲器可以分為單層單元NAND (SLC，single-level cell)和多層單元NAND (MLC,mult1-level cell)。SLC就是一個存儲單元存儲Ibit數(shù)據(jù)，其特點是成本高、容量小、速度快，可擦寫次數(shù)(Endurance)高達10萬次，比MLC固態(tài)硬盤高10倍,數(shù)據(jù)保持能力(Retent1n)可長達10年。MLC就是一個存儲單元可以存儲多個bit數(shù)據(jù)，目前可以實現(xiàn)每單元存儲2bit和3bit數(shù)據(jù)，其最大特點就是容量大成本低，但是速度慢，耐久壽命也較低，數(shù)據(jù)保持能力也會下降。由于每個MLC存儲單元中存放的數(shù)據(jù)較多，結(jié)構(gòu)相對復(fù)雜，出錯的幾率會增加，必須進行更多的錯誤修正，一些數(shù)據(jù)保持能力較差的多層單元NAND甚至需要進行周期刷新從而保證數(shù)據(jù)可靠性，這些動作都會導(dǎo)致其性能大幅落后于結(jié)構(gòu)簡單的SLC固態(tài)硬盤。
[0005]一般NAND固態(tài)硬盤的整體結(jié)構(gòu)如圖1所示。存儲控制器通過前端接口連接到系統(tǒng)總線。存儲控制器通過后端總線與NAND芯片相連。存儲控制器的控制核心在存儲控制器中的地位至關(guān)重要，而對存儲控制器的性能影響的一個重要指標(biāo)就是其內(nèi)部數(shù)據(jù)緩沖器(buffer)。數(shù)據(jù)緩沖器優(yōu)化了系統(tǒng)和NAND芯片之間的數(shù)據(jù)傳輸。系統(tǒng)從固態(tài)硬盤中讀數(shù)據(jù)的順序一般為:通過后端總線從NAND芯片中讀出頁數(shù)據(jù)；將頁數(shù)據(jù)保存到數(shù)據(jù)緩沖器中；系統(tǒng)通過前端總線從數(shù)據(jù)緩沖器中讀出I/o數(shù)據(jù)。系統(tǒng)向固態(tài)硬盤寫數(shù)據(jù)的順序與讀數(shù)據(jù)剛好相反?？梢姡瑪?shù)據(jù)緩沖器起到了踏腳石(St印ping Stone)的作用，緩解了系統(tǒng)與NAND芯片讀取速度不匹配的問題，同時還有益于提高NAND芯片的耐寫壽命。隨著固態(tài)硬盤存儲容量越來也大，對buffer的容量要求也越來越大。增加數(shù)據(jù)緩沖器的容量使存儲控制器芯片面積增加，成本不斷上升，功耗也不斷增加。而另外一種解決方法就是采用外接緩沖器的方式來降低存儲控制器芯片面積和成本，結(jié)構(gòu)如圖2所示。外接的數(shù)據(jù)緩沖器一般為SRAM結(jié)構(gòu)或者DRAM芯片，雖然容量增加，但是功耗依然非常大，尤其是DRAM，還需要定期刷新來保持數(shù)據(jù)完整，此外由于采用外接方式而非集成方式使讀取速度會有所降低。

【發(fā)明內(nèi)容】

[0006]一種存儲控制器，適用于操作系統(tǒng)對外部存儲設(shè)備進行數(shù)據(jù)處理，其中，所述存儲控制器包括核心控制器模塊和數(shù)據(jù)緩沖模塊；
[0007]所述操作系統(tǒng)發(fā)送操作指令至所述核心控制器模塊，所述核心控制器模塊根據(jù)接收的操作指令，通過所述數(shù)據(jù)緩沖模塊優(yōu)化所述操作系統(tǒng)與所述外部存儲設(shè)備之間的數(shù)據(jù)交互；
[0008]其中，所述數(shù)據(jù)緩沖模塊包括一由單層單元NAND存儲陣列、NOR FLASH陣列、PCM、ReRAM, FeRAM, SRAM、DRAM中的一種或多種組合構(gòu)成的存儲單元，以用于緩存數(shù)據(jù)。
[0009]上述的存儲控制器，其中，所述存儲單元包括第一級存儲器和第二級存儲器，所述第一級存儲器的緩存容量小于所述第二級存儲器的緩存容量；
[0010]其中，所述第一級存儲器包括SRAM或DRAM存儲器，所述第二級存儲器為單層單元NAND存儲陣列。
[0011]上述的存儲控制器，其中，所述單層單元NAND存儲陣列的控制柵基于Gate Last高K金屬柵(gate last HKMG，高電介質(zhì)金屬柵)工藝所制備。
[0012]上述的存儲控制器，其中，所述存儲控制器還包括一前端接口和一后端接口 ；
[0013]所述數(shù)據(jù)緩沖模塊均與所述前端接口和后端接口連接；且
[0014]所述核心控制器模塊均與所述前端接口和后端接口連接。
[0015]本發(fā)明將單層單元NAND存儲陣列集成到存儲控制器中，并替代部分或者全部數(shù)據(jù)緩沖模塊，在讀取和擦寫速度、耐久壽命以及功耗上都具備明顯的優(yōu)勢。同時如果某種應(yīng)用環(huán)境對速度要求也很高，那么單層單元NAND陣列可以作為第二級數(shù)據(jù)緩存器，與第一級SRAM或者DRAM緩存器等其他存儲器組成一個混合式數(shù)據(jù)緩存器，即達到了高速讀寫的目的，又滿足了單元尺寸小、成本低、功耗低、非易失性等優(yōu)勢。
【專利附圖】

【附圖說明】
[0016]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更明顯。在全部附圖中相同的標(biāo)記指示相同的部分。并未刻意按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0017]附圖1為傳統(tǒng)的NAND固態(tài)硬盤整體結(jié)構(gòu)示意圖；
[0018]附圖2為傳統(tǒng)技術(shù)外接數(shù)據(jù)緩沖器的NAND固態(tài)硬盤結(jié)構(gòu)示意圖；
[0019]附圖3為本發(fā)明一種新型的NAND存儲控制器示意圖；[0020]附圖4為本發(fā)明一種具體實施例示意圖。
【具體實施方式】
[0021]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0022]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。
[0023]在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。
[0024]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結(jié)構(gòu)，以便闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0025]實施例一
[0026]本發(fā)明公開了一種存儲控制器，適用于操作系統(tǒng)對外部存儲設(shè)備進行數(shù)據(jù)的處理。參照圖3所示，其包括有數(shù)據(jù)緩沖模塊(buffer)、數(shù)據(jù)寄存模塊(register)以及核心控制器模塊(MCU)，數(shù)據(jù)緩沖模塊和數(shù)據(jù)寄存模塊均與核心控制器模塊連接。操作系統(tǒng)發(fā)送操作指令至控制器核心模塊，核心控制器模塊根據(jù)其所接收到的指令對所述NAND芯片組進行數(shù)據(jù)的讀寫、擦除和/或地址映射，以及對所述外部存儲設(shè)備進行均衡損耗控制以及DMA控制操作，進一步的，控制器核心模塊根據(jù)所接收的操作指令，通過數(shù)據(jù)緩沖模塊優(yōu)化操作系統(tǒng)與所述外部存儲器之間的數(shù)據(jù)交互。
[0027]該存儲控制器還設(shè)置有前端接口和后端接口，數(shù)據(jù)緩沖模塊與核心控制器模塊均與前端接口和后端接口連接，且數(shù)據(jù)緩沖模塊與后端接口之間設(shè)置有一錯誤修正模塊(Error Correct1n Code, ECC),用于進行實時的數(shù)據(jù)修正。
[0028]上述的前端接口為PC1、IDE或SATA等其他接口，后端接口為Toggle DDR或ONFI等其他接口。ONFI (Open NAND Flash Interface)接口是是由英特爾，鎂光，海力士，臺灣群聯(lián)電子，SanDisk，索尼，飛索半導(dǎo)體為首宣布統(tǒng)一制定的連接NAND閃存和控制芯片的一種接口標(biāo)準(zhǔn)；而Toggle DDR接口標(biāo)準(zhǔn)則是由三星和東芝聯(lián)手定制。由于本發(fā)明所提供的存儲控制器采用了目前主流的接口標(biāo)準(zhǔn)，因此應(yīng)用也比較廣泛。同時，該后端接口連接若干NAND芯片組。在一些實施例中，該NAND芯片組可為單層單元NAND芯片組、多層單元NAND芯片組、3D堆疊NAND芯片組中的一種或多種組合，即該NAND芯片組可以是單一類型的NAND芯片組，例如單層單元NAND芯片組或者多層單元NAND芯片組又或者3D堆疊NAND芯片組，也可以是混合的NAND芯片組，例如既包含單層單元NAND芯片，又包含多層單元NAND芯片，還可以包含3D堆疊NAND芯片等，相關(guān)實施例不予贅述。
[0029]進一步的，數(shù)據(jù)緩沖模塊包括一由單層單元NAND存儲陣列、NOR FLASH陣列、PCM、ReRAM, FeRAM, SRAM、DRAM中的一種或多種組合構(gòu)成的存儲單元，以用于緩存數(shù)據(jù)。進一步優(yōu)選的，該存儲單元為單層單元NAND存儲陣列，且該單層單元NAND存儲陣列所包括的控制柵是基于Gate Last高電介質(zhì)金屬柵(high_k metal gate)工藝所制備,用金屬柵工藝實現(xiàn)NAND單元的控制柵，而不是傳統(tǒng)的多晶硅環(huán)繞控制柵，可以實現(xiàn)與高介電常數(shù)金屬柵先進CMOS工藝的集成，與目前主流的Gate Last CMOS工藝兼容，克服了目前NAND固態(tài)硬盤工藝無法與先進標(biāo)準(zhǔn)邏輯工藝兼容的問題，從而使得邏輯控制電路和模擬電路部分速度更快，進而大大提高NAND芯片的讀寫性能。采用Gate Last CMOS工藝可以實現(xiàn)高速的實現(xiàn)各種復(fù)雜的邏輯功能，又能夠得到較大NAND存儲空間。同時，基于Gate Last工藝所制備出的器件，在高性能&低功耗方面也能有很好的表現(xiàn)。
[0030]在本發(fā)明另外一些實施例中，單層單元NAND存儲陣列還可為NOR FLASH陣列，可實現(xiàn)更快的讀取速度，但是擦寫較慢；同時也可采用新型存儲器來代替單層單元NAND存儲陣列，例如上述的PCM、ReRAM, FeRAM等存儲器，其特點是讀取速度更加快，擦寫速度大大提高，且面積可以繼續(xù)縮小，最重要的是漏電流更小，將其引入至數(shù)據(jù)緩沖寄存模塊中均可起到提升器件性能的效果。
[0031]圖3示出的是在數(shù)據(jù)緩存模塊中，同時設(shè)置有單層單元NAND存儲陣列以及SRAM或DRAM存儲器。如果某種應(yīng)用環(huán)境對速度要求也很高，那么單層單元NAND存儲陣列可以作為第二級數(shù)據(jù)緩存器，與第一級SRAM或者DRAM緩存器組成一個混合式數(shù)據(jù)緩存模塊，既達到了提高讀寫的目的，又滿足了單元尺寸小、成本低、功耗低、非易失性等優(yōu)勢。且對于混合式數(shù)據(jù)緩存器來說，第一級數(shù)據(jù)緩存的容量可以遠遠小于第二級緩存的容量，這樣把兩級各自緩存器的優(yōu)點都大大發(fā)揮出來的同時，也很好的淡化了各自的缺點。在此需要說明的是，如果在數(shù)據(jù)緩存模塊中設(shè)置有SRAM或者DRAM緩存器，那么在數(shù)據(jù)緩存模塊中還必須包含其他任意一種或多種的存儲單元。
[0032]本發(fā)明這種集成的單層單元NAND存儲陣列與傳統(tǒng)的SRAM或DRAM數(shù)據(jù)緩沖器對比如表I所示:
【權(quán)利要求】
1.一種存儲控制器，適用于操作系統(tǒng)對外部存儲設(shè)備進行數(shù)據(jù)處理，其特征在于，所述存儲控制器包括核心控制器模塊和數(shù)據(jù)緩沖模塊； 所述操作系統(tǒng)發(fā)送操作指令至所述核心控制器模塊，所述核心控制器模塊根據(jù)接收的操作指令，通過所述數(shù)據(jù)緩沖模塊優(yōu)化所述操作系統(tǒng)與所述外部存儲設(shè)備之間的數(shù)據(jù)交互； 其中，所述數(shù)據(jù)緩沖模塊包括一由單層單元NAND存儲陣列、NOR FLASH陣列、PCM、ReRAM, FeRAM, SRAM、DRAM中的一種或多種組合構(gòu)成的存儲單元，以用于緩存數(shù)據(jù)。
2.如權(quán)利要求1所述的存儲控制器，其特征在于，所述存儲單元包括第一級存儲器和第二級存儲器，所述第一級存儲器的緩存容量小于所述第二級存儲器的緩存容量； 其中，所述第一級存儲器包括SRAM或DRAM存儲器，所述第二級存儲器為單層單元NAND存儲陣列。
3.如權(quán)利要求1所述的存儲控制器，其特征在于，所述單層單元NAND存儲陣列的控制柵基于后柵極高K金屬柵工藝所制備。
4.如權(quán)利要求1所述的存儲控制器，其特征在于，所述存儲控制器還包括一前端接口和一后端接口； 所述數(shù)據(jù)緩沖模塊均與所述前端接口和后端接口連接；且 所述核心控制器模塊均與所述前端接口和后端接口連接。
【文檔編號】G06F3/06GK104035897SQ201410261435
【公開日】2014年9月10日 申請日期:2014年6月12日 優(yōu)先權(quán)日:2014年6月12日
【發(fā)明者】景蔚亮, 陳邦明 申請人:上海新儲集成電路有限公司