用于減小交叉耦合效應(yīng)的系統(tǒng)和方法
【專利摘要】一種裝置包含耦合到多個總線線路的多個驅(qū)動器電路。所述多個驅(qū)動器電路中的第一驅(qū)動器電路耦合到所述多個總線線路中的第一總線線路。所述第一驅(qū)動器電路包含偏斜反相器、電平移位器、鎖存器及感測放大器中的一者，其經(jīng)配置以產(chǎn)生輸出信號，所述輸出信號響應(yīng)于輸入信號的第一數(shù)字值轉(zhuǎn)變而在第一延遲之后從高轉(zhuǎn)變到低，且響應(yīng)于所述輸入信號的第二數(shù)字值轉(zhuǎn)變而在第二延遲之后從低轉(zhuǎn)變到高。所述第一延遲不同于所述第二延遲，其差異量足以減小與經(jīng)由所述第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路傳輸信號有關(guān)的功率。
【專利說明】用于減小交叉耦合效應(yīng)的系統(tǒng)和方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明大體上涉及減小交叉耦合效應(yīng)。
【背景技術(shù)】
[0002]技術(shù)進(jìn)步已經(jīng)產(chǎn)生較小且較強(qiáng)大的計(jì)算裝置。舉例來說，當(dāng)前存在多種便攜式個人計(jì)算裝置，包含無線計(jì)算裝置，例如便攜式無線電話、個人數(shù)字助理(PDA)和尋呼裝置，其體積小，重量輕，且易于由用戶攜帶。更具體來說，例如蜂窩電話和因特網(wǎng)協(xié)議(IP)電話等便攜式無線電話可經(jīng)由無線網(wǎng)絡(luò)傳達(dá)語音和數(shù)據(jù)包。此外，許多此類無線電話包含并入其中的其它類型的裝置。舉例來說，無線電話還可包含數(shù)字靜態(tài)相機(jī)、數(shù)碼攝像機(jī)、數(shù)字記錄器，和音頻文件播放器。而且，此類無線電話可處理可執(zhí)行指令，包含軟件應(yīng)用程序，例如可用以接入網(wǎng)絡(luò)的網(wǎng)絡(luò)瀏覽器應(yīng)用程序。由此，這些無線電話可包含大量計(jì)算能力。
[0003]隨著例如無線電話等電子裝置變得較小，在電子裝置中的芯片上總線的按比例縮放技術(shù)與功率消耗之間可能存在權(quán)衡。由總線線路(例如，電線)消耗的功率的實(shí)質(zhì)部分可歸因于總線線路之間的耦合電容(例如，當(dāng)總線線路鄰近時)。對耦合電容充電的能量可歸因于總線線路之間的相對切換活動而改變。舉例來說，當(dāng)兩個鄰近總線線路上的信號同時在相同方向上切換時，所述總線線路之間的電壓差，且因此對耦合電容充電的能量，可大約為零。然而，當(dāng)一個總線線路上的信號切換而另一總線線路上的信號保持相同時，電壓改變可為V，且對耦合電容充電的能量可等于V2CJ2焦耳，其中C。為總線線路之間的有效電容，且V為電壓振幅。此外，當(dāng)所述總線線路上的信號同時在相反方向上切換時，電壓改變可能加倍(即2V)，且用以切換耦合電容的能量可等于72(；(2V)2 = 2CcV2焦耳。
[0004]已提出各種技術(shù)用于減小由鄰近總線線路消耗的功率。一種技術(shù)涉及屏蔽總線線路。然而，此可能并不有效地解決增加的功率消耗，因?yàn)榫€路到線路電容仍可能在總線線路的供應(yīng)節(jié)點(diǎn)處出現(xiàn)。另一技術(shù)是增大總線線路之間的間距。然而，增大總線線路之間的間距可能導(dǎo)致裸片區(qū)域的不可接受的增加。還提出邏輯屏蔽。在邏輯屏蔽中，在相反方向上切換的鄰近信號可基于邏輯約束而重新路由。然而，可能難以定位邏輯上互斥的信號。

【發(fā)明內(nèi)容】

[0005]揭示系統(tǒng)和方法，其在緊密接近的總線線路上減緩(例如，通過增大切換延遲)切換信號的上升邊緣(即，產(chǎn)生延遲的低到高轉(zhuǎn)變)且加速(例如，通過減小切換延遲)切換信號的下降邊緣(即，產(chǎn)生高到低轉(zhuǎn)變)，或加速切換信號的上升邊緣且減緩切換信號的下降邊緣。驅(qū)動器電路可耦合到一或多個此些鄰近或緊密接近的總線線路，其中所述驅(qū)動器電路實(shí)施第一延遲及第二延遲。所述第一延遲可響應(yīng)于高到低轉(zhuǎn)變(例如，響應(yīng)于從邏輯‘I’到邏輯‘0’的信號轉(zhuǎn)變)，且所述第二延遲可響應(yīng)于低到高轉(zhuǎn)變(例如，響應(yīng)于從邏輯‘0’到邏輯‘I’的信號轉(zhuǎn)變)。所述第一延遲及所述第二延遲可經(jīng)選擇而使得所述第一延遲與所述第二延遲之間的差足以減小與經(jīng)由所述鄰近總線線路傳輸信號有關(guān)的功率。通過變化鄰近總線線路上的信號切換延遲，可減小歸因于所述切換的能量消耗。所述驅(qū)動器電路可包含延遲元件，所述延遲元件實(shí)施所述第一延遲及所述第二延遲。舉例來說，所述延遲元件可為偏斜反相器、電平移位器、鎖存器，或感測放大器。
[0006]在一特定實(shí)施例中，一種裝置可包含耦合到多個總線線路的多個驅(qū)動器電路。所述多個驅(qū)動器電路中的第一驅(qū)動器電路可耦合到所述多個總線線路中的第一總線線路。所述第一驅(qū)動器電路可包含經(jīng)配置以產(chǎn)生輸出信號的延遲元件。所述輸出信號可響應(yīng)于輸入信號的第一數(shù)字值轉(zhuǎn)變而在第一延遲之后從高轉(zhuǎn)變到低，且響應(yīng)于所述輸入信號的第二數(shù)字值轉(zhuǎn)變而在第二延遲之后從低轉(zhuǎn)變到高。所述第一延遲可不同于所述第二延遲，其差異量足以減小與經(jīng)由所述第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路傳輸信號有關(guān)的功率。舉例來說，所述延遲元件可防止所述第一總線線路及所述第二總線線路上的信號同時切換，從而潛在地減小切換所述總線線路所需的能量。所述延遲元件可包含偏斜反相器、電平移位器、鎖存器，或感測放大器。此外，包括所述延遲元件的第二驅(qū)動器電路可耦合到所述第二總線線路(即，所述第二總線線路也可包含所述延遲元件)。另外，在一特定說明性實(shí)施方案中，耦合到所述多個總線線路的所有所述多個驅(qū)動器電路可包含所述延遲元件。
[0007]在另一特定實(shí)施例中，一種方法可包含在耦合到多個總線線路中的第一總線線路的延遲元件處接收第一輸入信號。所述第一輸入信號具有從高到低的第一數(shù)字值轉(zhuǎn)變。所述方法進(jìn)一步包含響應(yīng)于所述第一輸入信號而在所述延遲兀件處產(chǎn)生第一輸出信號，其中所述第一輸出信號在第一延遲之后轉(zhuǎn)變。所述方法進(jìn)一步包含在所述延遲元件處接收第二輸入信號。所述第二輸入信號具有從低到高的第二數(shù)字值轉(zhuǎn)變。所述方法進(jìn)一步包含在所述延遲元件處產(chǎn)生第二輸出信號，其中所述第二輸出信號在第二延遲之后轉(zhuǎn)變。所述延遲元件經(jīng)組態(tài)以產(chǎn)生所述輸出信號，所述輸出信號響應(yīng)于所述輸入信號的所述第一數(shù)字值轉(zhuǎn)變而在所述第一延遲之后從高轉(zhuǎn)變到低，且響應(yīng)于所述輸入信號的所述第二數(shù)字值轉(zhuǎn)變而在所述第二延遲之后從低轉(zhuǎn)變到高。所述第一延遲可不同于所述第二延遲，其差異量足以減小與經(jīng)由所述第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路傳輸信號有關(guān)的功率。舉例來說，所述延遲元件可防止所述第一總線線路及所述第二總線線路上的信號同時切換，從而潛在地減小切換所述總線線路所需的能量。所述延遲元件可包含偏斜反相器、電平移位器、鎖存器，或感測放大器。
[0008]在另一特定實(shí)施例中，一種設(shè)備包含用于基于多個總線線路中的第一總線線路處的輸入信號的數(shù)字值轉(zhuǎn)變而延遲所述第一總線線路處的輸出信號的裝置。所述輸出信號響應(yīng)于所述輸入信號的第一數(shù)字值轉(zhuǎn)變而在第一延遲之后從高轉(zhuǎn)變到低，且響應(yīng)于所述輸入信號的第二數(shù)字值轉(zhuǎn)變而在第二延遲之后從低轉(zhuǎn)變到高。所述第一延遲不同于所述第二延遲，其差異量足以減小與經(jīng)由所述第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路傳輸信號有關(guān)的功率。所述用于延遲的裝置包括偏斜反相器、電平移位器、鎖存器，或感測放大器。
[0009]由所揭示實(shí)施例中的至少一者提供的一個特定優(yōu)點(diǎn)為減小歸因于鄰近總線線路或緊密接近的總線線路處的交叉耦合的功率消耗。由所揭示實(shí)施例中的至少一者提供的另一特定優(yōu)點(diǎn)為歸因于功率消耗的減小而增加電子裝置的電池壽命。
[0010]在審閱整個申請案后，本發(fā)明的其它方面、優(yōu)點(diǎn)和特征將變得顯而易見，申請案包含以下部分:【專利附圖】

【附圖說明】、【具體實(shí)施方式】和權(quán)利要求書?！緦＠綀D】

【附圖說明】
[0011]圖1是用以減小總線線路上的交叉耦合效應(yīng)的系統(tǒng)的特定說明性實(shí)施例的框圖；
[0012]圖2是圖1的系統(tǒng)處的信號轉(zhuǎn)變的特定說明性實(shí)施例的圖；
[0013]圖3是實(shí)施圖1的延遲元件的偏斜反相器電路的特定說明性實(shí)施例的圖；
[0014]圖4是實(shí)施圖1的延遲元件的偏斜反相器電路的另一特定說明性實(shí)施例的圖；
[0015]圖5是實(shí)施圖1的延遲元件的電平移位器的特定說明性實(shí)施例的圖；
[0016]圖6是實(shí)施圖1的延遲元件的電平移位器的另一特定說明性實(shí)施例的圖；
[0017]圖7是實(shí)施圖1的延遲元件的鎖存器的特定說明性實(shí)施例的圖；
[0018]圖8是實(shí)施圖1的延遲元件的感測放大器的特定說明性實(shí)施例的圖；
[0019]圖9是用以減小總線線路上的交叉耦合效應(yīng)的方法的特定說明性實(shí)施例的流程圖；以及
[0020]圖10是包含用以減小總線線路上的交叉耦合效應(yīng)的系統(tǒng)的無線裝置的框圖?！揪唧w實(shí)施方式】
[0021]參考圖1，揭示用以減小總線線路上的交叉耦合效應(yīng)的系統(tǒng)的特定說明性實(shí)施例，且其大體標(biāo)示為100。系統(tǒng)100包含經(jīng)由多個總線線路108耦合到第二組件130的第一組件120。總線線路108中的每一者可耦合到多個驅(qū)動器電路104中的一者。
[0022]在一說明性實(shí)施例中，第一組件120及第二組件130為集成到例如無線電話等電子裝置中的硬件組件。舉例來說，第一組件120及第二組件130可包含參考圖10描述的電子裝置的組件。
[0023]所述多個驅(qū)動器電路104中的第一驅(qū)動器電路可耦合到所述多個總線線路108中的第一總線線路(在圖1中標(biāo)示為“I”)第一驅(qū)動器電路可包含延遲元件106，接收輸入信號102,且產(chǎn)生輸出信號110。輸入信號102可為差分或單端信號。延遲兀件106可包含偏斜反相器、電平移位器、鎖存器及感測放大器中的一者。取決于延遲元件106，輸入信號102與輸出信號110可具有相同邏輯值(例如，兩者皆可為邏輯‘I’或兩者皆可為邏輯‘0’)，或可具有相反邏輯值(例如，一者可為邏輯‘0’，且另一者為邏輯‘I’)。舉例來說，如果延遲元件106包含偏斜反相器電路(例如，如圖3到4所說明)，則輸出信號110可為輸入信號102的反量。在一特定實(shí)施例中，延遲元件106還可接收時鐘信號(未圖示)，且可響應(yīng)于所述時鐘信號的轉(zhuǎn)變(例如，如參考圖7的鎖存器所進(jìn)一步描述)而產(chǎn)生輸出信號110。延遲兀件106可經(jīng)配置以產(chǎn)生輸出信號110,使得輸出信號110響應(yīng)于輸入信號102的第一數(shù)字值轉(zhuǎn)變而在第一延遲之后從高轉(zhuǎn)變到低，且響應(yīng)于輸入信號102的第二數(shù)字值轉(zhuǎn)變而在第二延遲之后從低轉(zhuǎn)變到高。舉例來說，延遲元件106可使從邏輯“O”到邏輯“I”的轉(zhuǎn)變中的延遲不同于從邏輯“I”到邏輯“O”的轉(zhuǎn)變中的延遲。所述第一延遲可不同于所述第二延遲，其差異量足以減小與經(jīng)由第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路(圖1中標(biāo)示為“2”)傳輸信號有關(guān)的功率。舉例來說，當(dāng)延遲元件106耦合到第一總線線路且另一延遲元件(未圖示)耦合到第二總線線路時，所述延遲元件可防止所述總線線路處的相反信號轉(zhuǎn)變同時發(fā)生，由此減小所述總線線路處的交叉耦合效應(yīng)(例如,在140處的幻線中說明)。[0024]圖2說明圖1的系統(tǒng)100的操作，且其大體標(biāo)示為200。在圖1的系統(tǒng)100的操作期間，第一組件120可經(jīng)由所述多個總線線路108將信號發(fā)射到第二組件130。舉例來說，第一組件120可分別跨越鄰近的第一總線線路與第二總線線路發(fā)射信號102、202。在時間“T”，信號102與202可在相反方向上轉(zhuǎn)變，如圖2中所說明。響應(yīng)于信號102及202的轉(zhuǎn)變，耦合到所述總線線路的驅(qū)動器電路104可延遲對應(yīng)輸出信號，以便減小所述總線線路之間的交叉耦合效應(yīng)。
[0025]在一特定實(shí)施例中，圖1的驅(qū)動器電路104可具有“快速上升”而“緩慢下降”的輸出，使得輸入信號中的轉(zhuǎn)變與對應(yīng)輸出信號中的對應(yīng)上升之間的時間差短于所述輸入信號中的轉(zhuǎn)變與對應(yīng)輸出信號中的對應(yīng)下降之間的時間差。為進(jìn)行說明，輸出信號IlOA及210A描繪具有“快速上升”而“緩慢下降”的輸出的實(shí)施方案。
[0026]或者，圖1的驅(qū)動器電路104可實(shí)施“緩慢上升”而“快速下降”的輸出，使得輸入信號中的轉(zhuǎn)變與對應(yīng)輸出信號中的對應(yīng)上升之間的時間差大于所述輸入信號中的轉(zhuǎn)變與對應(yīng)輸出信號中的對應(yīng)下降之間的時間差。為進(jìn)行說明，輸出信號IlOB及210B描繪具有“緩慢上升”而“快速下降”的輸出的實(shí)施方案。
[0027]對應(yīng)于上升及下降延遲的差的時間差Td可經(jīng)選擇而使得所述時間差Td足以減小總線線路之間的交叉耦合效應(yīng)。舉例來說，可在硬件設(shè)計(jì)期間在實(shí)驗(yàn)之后且基于電子裝置或系統(tǒng)(例如圖1的系統(tǒng)100)的模擬來確定時間差Td。為進(jìn)行說明，如果輸入信號102及202導(dǎo)致輸出信號中的同時相反轉(zhuǎn)變，則歸因于耦合電容而消耗的能量可為2CJ2。時間差Td可經(jīng)選擇而使得輸出信號中的同時相反轉(zhuǎn)變改為變成一個輸出信號轉(zhuǎn)變而另一者保持恒定(例如，如由輸出信號對110A、210A及110B、210B所說明)的兩個連續(xù)例子。此等例子中的每一者可導(dǎo)致為V2CJ2的能量消耗。因此，歸因于耦合電容的全部能量可從2CJ2減小到V2CJWV2CJ2 = CJ2?？苫谠卩徑偩€線路處的模擬及實(shí)驗(yàn)來確定此類時間差Td。應(yīng)注意，時間差Td應(yīng)足夠大以防止鄰近總線線路中的信號同時在相反方向上切換，并且不應(yīng)過大以致不必要地減緩經(jīng)由所述多個總線線路的信號轉(zhuǎn)變。
[0028]可通過將延遲元件引入到電路中來實(shí)施所選時間差Td。舉例來說，可使用具有其切換延遲可實(shí)施時間差Td的晶體管的電路元件。因此，時間差Td可實(shí)施為數(shù)皮秒、數(shù)個邏輯門延遲，或由所屬領(lǐng)域的技術(shù)人員所使用的任何其它度量單位。圖1的系統(tǒng)100可因此減小歸因于鄰近總線線路或緊密接近的總線線路處的交叉耦合的功率消耗。此外，圖1的系統(tǒng)100可提供包含圖1的系統(tǒng)100的電子裝置的電池壽命的增加。
[0029]圖3是可用以實(shí)施圖1的延遲元件106的延遲功能的偏斜反相器電路300的特定說明性實(shí)施例的圖。偏斜反相器電路300可接收輸入信號102，且可產(chǎn)生輸出信號110。
[0030]偏斜反相器電路300可包含第一反相器304、第二反相器306及“與非”門308。在一特定實(shí)施例中，第一反相器304可接收從圖1的第一組件120發(fā)射的輸入信號102。第二反相器306可接收第一反相器304的輸出?！芭c非”門308可接收輸入信號102及第二反相器306的輸出，且可產(chǎn)生輸出信號110。由偏斜反相器電路300產(chǎn)生的輸出信號110 (即，在“與非”門308處的輸出)可經(jīng)由多個總線線路108的總線線路中的一者(例如，圖1中標(biāo)示為‘I’的總線線路)傳輸?shù)綀D1的第二組件130。
[0031]在操作期間，“與非”門308可經(jīng)由反相器304、306在第一輸入310處接收輸入信號102，且可直接在第二輸入320處接收輸入信號102。因此，輸入信號102中的任何上升或下降可到達(dá)第二輸入320，隨后到達(dá)第一輸入310。響應(yīng)于輸入信號102中的下降(例如，從邏輯‘I’到邏輯‘0’ )，“與非”門308可在輸出信號110中產(chǎn)生對應(yīng)上升(一旦輸入信號102的下降到達(dá)第二輸入320)。然而，響應(yīng)于輸入信號102中的上升(例如，從邏輯‘0’至IJ邏輯‘I’)，“與非”門308可不在輸出信號110中產(chǎn)生對應(yīng)下降，直到輸入信號102中的上升達(dá)到輸入310、320兩者。偏斜反相器電路300可因此產(chǎn)生“快速上升、緩慢下降”的輸出。輸出信號110處的上升與下降時間之間的差可基于反相器304、306的特性。
[0032]圖4是可用以實(shí)施圖1的延遲元件106的功能性的偏斜反相器電路400的另一特定說明性實(shí)施例的圖。偏斜反相器電路400可接收輸入信號102，且可產(chǎn)生輸出信號110。
[0033]偏斜反相器電路400可包含第一反相器404、第二反相器406及“或非”門408。在一特定實(shí)施例中，第一反相器404可接收從圖1的第一組件120發(fā)射的輸入信號102。第二反相器406可接收第一反相器404的輸出?！盎蚍恰遍T408可接收輸入信號102及第二反相器406的輸出，且可產(chǎn)生輸出信號110。輸出信號110可經(jīng)由總線線路108中的一者(例如，圖1中標(biāo)示為‘I’的總線線路)傳輸?shù)綀D1的第二組件130。
[0034]在操作期間，“或非”門408可經(jīng)由反相器404、406在第一輸入410處接收輸入信號102，且可直接在第二輸入420處接收輸入信號102。因此，輸入信號102中的任何上升或下降可到達(dá)第二輸入420，隨后到達(dá)第一輸入410。響應(yīng)于輸入信號102中的上升(例如，從邏輯‘0’到邏輯‘I’)，“或非”門408可在輸出信號110中產(chǎn)生對應(yīng)下降(一旦輸入信號102的上升到達(dá)第二輸入420)。然而，響應(yīng)于輸入信號102中的下降(例如，從邏輯‘I’到邏輯‘0’)，“或非”門408可不在輸出信號110中產(chǎn)生對應(yīng)上升，直到輸入信號102中的下降到達(dá)輸入410、420兩者。偏斜反相器電路400可因此產(chǎn)生“緩慢上升、快速下降”的輸出。輸出信號110處的上升與下降時間之間的差可基于反相器404、406的特性。盡管圖3到4描繪在上升與下降輸出之間引入2個門延遲的偏斜反相器電路，但可通過添加或移除反相器及相應(yīng)地改變邏輯門而實(shí)施任何數(shù)目的門延遲。舉例來說，兩個額外反相器可在第一反相器404與第二反相器406之間插入到偏斜反相器電路400中以在上升與下降輸出之間實(shí)施四個門延遲。
[0035]圖5是可用以實(shí)施圖1的延遲元件106的功能性的電平移位器500的特定說明性實(shí)施例的圖。舉例來說，電平移位器500可接收輸入信號102,且可產(chǎn)生輸出信號110。
[0036]電平移位器500可包含第一 P型場效應(yīng)晶體管(PFET) 506、第二 PFET504、第三PFET516，及第四PFET514。電平移位器500還可包含第一 η型場效應(yīng)晶體管(NFET) 508、第二 NFET518、第一反相器512，及第二反相器520。第一 PFET506可串聯(lián)耦合在第二 PFET504與第一 NFET508之間。第三PFET516可串聯(lián)耦合在第四PFET514與第二 NFET518之間。
[0037]在一特定實(shí)施例中，第一 NFET508可在第一 NFET508的柵極處接收從圖1的第一組件120發(fā)射的輸入信號102。此外，輸入信號102可耦合到第一 PFET506的柵極，且輸入信號102的反量可耦合到第三PFET516的柵極及第二 NFET518的柵極。第二 PFET504的柵極可耦合到第三PFET516的端子及第二 NFET518的端子。第四PFET514的柵極可耦合到第
一PFET506的端子、第一 NFET508的端子及可產(chǎn)生輸出信號110的第二反相器520。源電壓(例如，VDDtjut)可耦合到第二 PFET504的端子及第四PFET514的端子。相同源電壓VDDtjut還可施加到第二反相器520。第一 NFET508的端子及第二 NFET518的端子可耦合到接地或低于源電壓VDDrat的另一電壓。由電平移位器500產(chǎn)生的輸出信號110(即，第二反相器520處的輸出)可經(jīng)由總線線路108中的一者(例如，圖1中標(biāo)示為‘I’的總線線路)傳輸?shù)綀D1的第二組件130。
[0038]在電平移位器500的操作期間，響應(yīng)于輸入信號102中的轉(zhuǎn)變(例如，從邏輯‘I’到邏輯‘0’或從邏輯‘0’到邏輯‘I’ )，電平移位器500可將輸出信號110延遲一定量的時間，以便減小歸因于鄰近總線線路或緊密接近的總線線路的交叉耦合的功率消耗。
[0039]為進(jìn)行說明，電平移位器500可檢測輸入信號102中的上升邊緣。作為響應(yīng)，到第四PFET514的柵極的輸入及到第二反相器520的輸入可下降，從而導(dǎo)致相對“快速上升”的輸出信號110。相比之下，當(dāng)電平移位器500檢測到輸入信號102中的下降邊緣時，到第二NFET518及第三PFET516的柵極的輸入可上升，從而致使到第二 PFET504的柵極的輸入下降。此可導(dǎo)致到第四PFET514的柵極及第二反相器520的輸入上升，從而造成相對“緩慢下降”的輸出信號110。在一特定實(shí)施例中，輸入信號102中的上升可為邏輯‘0’到邏輯‘I’轉(zhuǎn)變，且輸入信號102中的下降可為邏輯‘I’到邏輯‘0’轉(zhuǎn)變。
[0040]因此，通過將各自包含電平移位器500的驅(qū)動器電路耦合到鄰近總線線路，可減小歸因于在相反方向上的同時信號轉(zhuǎn)變的交叉耦合效應(yīng)。
[0041]圖6是可用以實(shí)施圖1的延遲元件106的功能性的電平移位器600的另一特定說明性實(shí)施例的圖。舉例來說，電平移位器600可接收輸入信號102，且可產(chǎn)生輸出信號110。
[0042]電平移位器600可包含第一 n型場效應(yīng)晶體管(NFET)604及第二 NFET612。如圖6中所說明，第一NFET604可為“緩慢"NFET(例如，可具有相對較長的溝道、相對較高的閾值電壓，或相對較窄的寬度)，且第二 NFET612可為“快速” NFET (例如，可具有相對較短的溝道、相對較低的閾值電壓，或相對較大的寬度)。電平移位器600還可包含第一反相器616、第二反相器614、第三反相器606，及第四反相器608。如圖6中所說明，第一反相器616可具有“緩慢上升”的輸出。第二反相器614及第四反相器608可具有“快速上升”而“緩慢下降”的輸出(例如，類似于圖3的偏斜反相器電路300)。第一反相器616可耦合到第二反相器614。第三反相器606可稱合到第一反相器616。第四反相器608可稱合于第一 NFET604與第二 NFET612之間。
[0043]在一特定實(shí)施例中，第一 NFET604可在第一 NFET604的柵極處接收從圖1的第一組件120發(fā)射的輸入信號102。輸入信號102可稱合到第四反相器608的輸入,且第二NFET612可耦合到第四反相器608的輸出。第一 NFET604的端子可耦合到第三反相器606的輸出及第一反相器616的輸入。第一反相器616的輸出可耦合到第二反相器614的輸入、第三反相器606的輸入及第二 NFET612的端子。第二反相器614的輸出可提供電平移位器600的輸出信號110。源電壓(例如，VDDout)可施加到第一反相器616、第二反相器614及第三反相器606。另一源電壓(例如，VDDin)可施加到第四反相器。第一 NFET604的端子及第二NFET612的端子可耦合到接地或低于源電壓VDDin&VDDwt中的任一者的另一電壓。由電平移位器600產(chǎn)生的輸出信號110( S卩，第二反相器614處的輸出)可經(jīng)由總線線路108中的一者(例如，圖1中標(biāo)示為‘I’的總線線路)傳輸?shù)綀D1的第二組件130。
[0044]在電平移位器600的操作期間，響應(yīng)于輸入信號102中的轉(zhuǎn)變(例如，從邏輯‘I’到邏輯‘0’或從邏輯‘0’到邏輯‘I’ )，電平移位器600可延遲輸出信號110，以便減小歸因于鄰近總線線路或緊密接近的總線線路的交叉耦合的功率消耗。
[0045]為進(jìn)行說明，電平移位器600可檢測輸入信號102中的下降邊緣。作為響應(yīng)，到第二NFET612的柵極的輸入可上升，從而致使到第二反相器614的輸入及到第三反相器606的輸入下降。此可導(dǎo)致相對“快速上升”的輸出信號110。相比之下，當(dāng)電平移位器600檢測到輸入信號102中的上升邊緣時，到第一反相器616的輸入可下降，從而致使到第二反相器614的輸入及到第三反相器606的輸入相對緩慢地上升。此可導(dǎo)致相對“緩慢下降”的輸出信號110。因此，通過將各自包含電平移位器600的驅(qū)動器電路耦合到鄰近總線線路，可減小歸因于在相反方向上的同時信號轉(zhuǎn)變的交叉耦合效應(yīng)。
[0046]圖7是可用以實(shí)施圖1的延遲元件106的功能性的鎖存器700的特定說明性實(shí)施例的圖。舉例來說，鎖存器700可接收輸入信號102且可產(chǎn)生輸出信號110。鎖存器700還可接收時鐘(CLK)信號704。
[0047]鎖存器700可包含第一 η型場效應(yīng)晶體管(NFET) 706及第二 NFET716。如圖7中所說明，第一 NFET706可為“緩慢” NFET,且第二 NFET716可為“快速” NFET0鎖存器700還可包含第一反相器712、第二反相器714、第三反相器718，及第四反相器708。如圖7中所說明，第二反相器714可具有“緩慢上升”的輸出，且第三反相器718可具有“快速上升”而“緩慢下降”的輸出(例如，類似于圖3的偏斜反相器電路300)。
[0048]在一特定實(shí)施例中，第二 NFET716可在第二 NFET716的端子處接收從圖1的第一組件120發(fā)射的輸入信號102。此外，來自第四反相器708的輸入信號的反量可耦合到第一NFET706的端子。CLK信號704可耦合到第一 NFET706的柵極及第二 NFET716的柵極。第一 NFET706可耦合到第一反相器712的輸出及第二反相器714的輸入。第二 NFET716可耦合到第二反相器714的輸出、第一反相器712的輸入，及第三反相器718的輸入。第三反相器718的輸出可提供鎖存器700的輸出信號110。由鎖存器700產(chǎn)生的輸出信號110 (即，第三反相器718處的輸出)可經(jīng)由總線線路108中的一者(例如，圖1中標(biāo)示為‘I’的總線線路)傳輸?shù)綀D1的第二組件130。
[0049]在鎖存器700的操作期間，響應(yīng)于輸入信號102中的轉(zhuǎn)變(例如，從邏輯‘I’到邏輯‘0’或從邏輯‘0’到邏輯‘I’)，鎖存器700可延遲輸出信號110，以便減小歸因于鄰近總線線路或緊密接近的總線線路的交叉耦合的功率消耗。
[0050]為進(jìn)行說明，鎖存器700可檢測輸入信號102的下降邊緣。當(dāng)鎖存器700隨后檢測到輸入信號102中的上升邊緣同時CLK信號704為邏輯高(其表示鎖存器700的啟用信號)時，到第一反相器712的輸入及到第三反相器718的輸入可下降，從而導(dǎo)致相對“快速上升”的輸出信號110。相比之下，當(dāng)鎖存器700檢測到輸入信號102中的下降邊緣同時CLK信號704為邏輯高時，到第二反相器714的輸入可下降，從而致使到第一反相器712的輸入及到第三反相器718的輸入相對緩慢地上升。此可導(dǎo)致相對“緩慢下降”的輸出信號110。因此，通過將各自包含鎖存器700的驅(qū)動器電路耦合到鄰近總線線路，可減小歸因于在相反方向上的同時信號轉(zhuǎn)變的交叉耦合效應(yīng)。
[0051]圖8是可用以實(shí)施圖1的延遲元件106的功能性的感測放大器800的特定說明性實(shí)施例的圖。舉例來說，感測放大器800可接收差分輸入(例如，輸入信號102及輸入信號102的反量840)，且可產(chǎn)生輸出信號110。感測放大器800還可接收啟用信號850 (例如，時
鐘信號)。
[0052]感測放大器800可包含串聯(lián)耦合于第一 P型場效應(yīng)晶體管(PFET)812與第二NFET832之間的第一 η型場效應(yīng)晶體管(NFET)828。所述感測放大器還可包含串聯(lián)耦合于第二 PFET822與第二 NFET832之間的第三NFET830。第三PFET814及第四PFET816可各自經(jīng)由第四NFET824與第一 NFET828串聯(lián)耦合。第五PFET820及第六PFET818可各自經(jīng)由第五NFET826與第三NFET830串聯(lián)耦合。啟用信號850可耦合到第一 PFET812的柵極、第二PFET822的柵極、第三PFET814的柵極、第五PFET820的柵極，及第二 NFET832的柵極。輸入信號102可耦合到第三NFET830的柵極，且輸入信號102的反量840可耦合到第一 NFET828的柵極。在一特定實(shí)施例中，第三NFET830可在第三NFET830的柵極處接收從圖1的第一組件120發(fā)射的輸入信號102。此外，第四PFET816的柵極可耦合到第四NFET824的柵極、第六PFET818的端子，及第五NFET826的端子。類似地，第六PFET818的柵極可耦合到第五NFET826的柵極、第四PFET816的端子，及第四NFET824的端子。
[0053]此外，感測放大器800可包含交叉耦合的“與非”門880。交叉耦合的“與非”門880可包含第一“與非”門881及第二“與非”門882。第一“與非”門881的第一輸入可耦合到節(jié)點(diǎn)q860，且可接收在節(jié)點(diǎn)q860處產(chǎn)生的信號。第一“與非”門881的第二輸入可耦合到第二“與非”門882的輸出。第二“與非”門882的第一輸入可耦合到第一“與非”門881的輸出。第二“與非”門882的第二輸入可耦合到節(jié)點(diǎn)nq862，且可接收在節(jié)點(diǎn)nq862處產(chǎn)生的信號。第二“與非”門882的輸出可提供感測放大器800的輸出信號110。由感測放大器800產(chǎn)生的輸出信號110 (即，第二“與非”門882處的輸出)可經(jīng)由總線線路108中的一者(例如，圖1中標(biāo)示為‘I’的總線線路)傳輸?shù)綀D1的第二組件130。如圖8中所說明，第一“與非”門881可具有“緩慢上升”而“快速下降”的輸出，且第二“與非”門882可具有“快速上升”而“緩慢下降”的輸出。應(yīng)注意，交叉耦合的“與非”門880為感測放大器800的部分且耦合在節(jié)點(diǎn)q860及nq862處，且僅為易于說明而與感測放大器800的其它組件分開展示。
[0054]在感測放大器800的操作期間，響應(yīng)于輸入信號102中的轉(zhuǎn)變(例如，從邏輯‘I’到邏輯‘0’或從邏輯‘0’到邏輯‘I’)，感測放大器800可延遲輸出信號110，以便減小歸因于鄰近總線線路或緊密接近的總線線路的交叉耦合的功率消耗。
[0055]為進(jìn)行說明，當(dāng)感測放大器800檢測到啟用信號850中的‘0’值時，輸入信號102及輸入信號102的反量840可在外部在預(yù)充電狀態(tài)中被保持為高。還可將節(jié)點(diǎn)q860及nq862以及內(nèi)部節(jié)點(diǎn)x870及nx872預(yù)充電為高。交叉耦合的“與非”門880 (由節(jié)點(diǎn)q860及nq862驅(qū)動)可表現(xiàn)為反相器，由此致使感測放大器800的輸出信號110維持初始狀態(tài)。在其中輸入信號102開始放電(例如，展現(xiàn)下降邊緣)的讀取操作期間，當(dāng)斷言啟用信號850時，節(jié)點(diǎn)nx870及nq862可保持高。此可致使節(jié)點(diǎn)x870處的信號下降，從而致使節(jié)點(diǎn)q860處的輸出信號下降。啟用信號850的斷言與輸出信號110的上升之間的延遲可能相對快速，而啟用信號850的斷言與輸出信號110的下降之間的延遲可能相對緩慢。因此，通過將各自包含感測放大器800的驅(qū)動器電路耦合到鄰近總線線路，可減小歸因于在相反方向上的同時信號轉(zhuǎn)變的交叉耦合效應(yīng)。
[0056]參考圖9，揭示用以減小總線線路上的交叉耦合效應(yīng)的方法的特定說明性實(shí)施例，且其大體標(biāo)示為900。在一說明性實(shí)施例中，方法900可在圖1的系統(tǒng)100處執(zhí)行，且可使用圖3的偏斜反相器電路300、圖4的偏斜反相器電路400、圖5的電平移位器500、圖6的電平移位器600、圖7的鎖存器700及圖8的感測放大器800中的任一者。
[0057]方法900包含在910，在多個驅(qū)動器電路中的第一驅(qū)動器電路處接收輸入信號。在一特定實(shí)施例中，所述第一驅(qū)動器電路包含使用偏斜反相器電路(例如，圖3的偏斜反相器電路300或圖4的偏斜反相器電路400)、電平移位器(例如，圖5的電平移位器500或圖6的電平移位器600)、鎖存器(例如，圖7的鎖存器700)或感測放大器(例如，圖8的感測放大器800)實(shí)施的延遲元件106。所述第一驅(qū)動器電路可耦合到多個總線線路中的第一總線線路。舉例來說，在圖1中，第一組件120可經(jīng)由所述多個總線線路108將輸入信號102傳輸?shù)降诙M件130。另外，第一總線線路可與第二總線線路在物理上緊密接近。包含延遲元件106的第一驅(qū)動器電路可耦合到在物理上緊密接近第二總線線路(例如，圖1中標(biāo)示為‘2’)的第一總線線路(例如，在圖1中標(biāo)示為‘I’)。延遲元件106可從第一組件120接收輸入信號102。當(dāng)所述延遲元件是使用時控電路(例如，圖7的鎖存器700或圖8的感測放大器800，其中啟用信號850為時鐘信號)加以實(shí)施時，方法900可視情況包含在915在第一驅(qū)動器電路處接收時鐘信號。
[0058]方法900包含在920檢測輸入信號102中的數(shù)字值轉(zhuǎn)變。舉例來說，在圖1中，延遲元件106可檢測輸入信號102中的數(shù)字值轉(zhuǎn)變。當(dāng)?shù)谝或?qū)動器電路在915處接收到時鐘信號時，方法900可視情況包含在925檢測時鐘信號上的轉(zhuǎn)變。
[0059]方法900進(jìn)一步包含在930確定數(shù)字值轉(zhuǎn)變的方向。當(dāng)數(shù)字值轉(zhuǎn)變的方向是從低到高時，方法900可包含在940在第一延遲之后產(chǎn)生輸出信號。舉例來說，如圖2中所說明，可在第一延遲之后產(chǎn)生輸出信號IlOA或110B。當(dāng)數(shù)字值轉(zhuǎn)變的方向是從高到低時，方法900可包含在950在不同于第一延遲的第二延遲之后產(chǎn)生輸出信號。舉例來說，如圖2中所說明，可在第二延遲之后產(chǎn)生輸出信號210A或210B。所述第一延遲與所述第二延遲之間的差可為足以減小與經(jīng)由第一總線線路及經(jīng)由第二總線線路傳輸信號有關(guān)的功率的量。舉例來說，如圖2中所說明，時間差Td可經(jīng)選擇以減小第一總線線路與第二總線線路之間的交叉耦合。
[0060]應(yīng)注意，圖9的方法900可通過使高到低數(shù)字值轉(zhuǎn)變比低到高數(shù)字值轉(zhuǎn)變延遲更多或使低到高數(shù)字值轉(zhuǎn)變比高到低數(shù)字值轉(zhuǎn)變延遲更多而減小總線線路處的交叉耦合。舉例來說，圖9中所提及的第二總線線路可耦合到具有第二延遲元件的第二驅(qū)動器電路。所述第二延遲元件可與在910處所述延遲元件接收到輸入信號的同時接收第二輸入信號。所述第二延遲元件可產(chǎn)生第二輸出信號。類似于在940處產(chǎn)生的輸出信號，所述第二輸出信號可在第二輸入信號從低轉(zhuǎn)變到高時在第一延遲之后轉(zhuǎn)變。此外，類似于在950處產(chǎn)生的輸出信號，所述第二輸出信號可在第二輸入信號從高轉(zhuǎn)變到低時在第二延遲之后轉(zhuǎn)變。
[0061]參考圖10，描繪包含用以減小總線線路處的交叉耦合效應(yīng)的系統(tǒng)的無線裝置的特定說明性實(shí)施例的框圖，且其大體標(biāo)示為1000。裝置1000包含耦合到存儲器1032的處理器，例如數(shù)字信號處理器(DSP) 1064。所述裝置還可包含包括相應(yīng)延遲元件1094、1096的驅(qū)動器電路1090。第一組件(例如，譯碼器/解碼器(編解碼器)1034)可經(jīng)由多個總線線路將信號傳輸?shù)降诙M件(例如，DSP1064)。延遲元件1094可耦合到所述多個總線線路1090中的第一總線線路，且延遲元件1096可耦合到所述多個總線線路1090中的第二總線線路。應(yīng)注意，所述延遲元件可耦合到裝置1000中的用以在裝置1000的各種組件之間傳輸信號的任何總線線路(或所有總線線路)。在一說明性實(shí)施例中，延遲元件1094、1096可各自由圖3的偏斜反相器電路300、圖4的偏斜反相器電路400、圖5的電平移位器500、圖6的電平移位器600、圖7的鎖存器700或圖8的感測放大器800來實(shí)施。[0062]圖10還展示耦合到DSP1064及顯示器1028的顯示器控制器1026。譯碼器/解碼器(編解碼器)1034也可耦合到DSP1064。揚(yáng)聲器1036及麥克風(fēng)1038可耦合到編解碼器1034。
[0063]圖10還指示無線控制器1040可耦合到DSP1064及無線天線1042。在一特定實(shí)施例中，DSP1064、顯示器控制器1026、存儲器1032、編解碼器1034、無線控制器1040及包含延遲元件1094的驅(qū)動器電路1090包含于系統(tǒng)級封裝或芯片上系統(tǒng)裝置1022中。在一特定實(shí)施例中，輸入裝置1030及電力供應(yīng)器1044耦合到芯片上系統(tǒng)裝置1022。此外，在一特定實(shí)施例中，如圖10中所說明，顯示器1028、輸入裝置1030、揚(yáng)聲器1036、麥克風(fēng)1038、無線天線1042及電力供應(yīng)器1044在芯片上系統(tǒng)裝置1022外部。然而，顯示器1028、輸入裝置1030、揚(yáng)聲器1036、麥克風(fēng)1038、無線天線1042及電力供應(yīng)器1044中的每一者可耦合到芯片上系統(tǒng)裝置1022的組件，例如接口或控制器。
[0064]結(jié)合所描述實(shí)施例，揭示一種設(shè)備，其包含用于基于多個總線線路中的第一總線線路處的輸入信號的數(shù)字值轉(zhuǎn)變而延遲所述第一總線線路處的輸出信號的裝置。舉例來說，所述用于延遲的裝置可為以下裝置中的一者:圖1的驅(qū)動器電路104、圖1的延遲元件106、圖3的偏斜反相器電路300、圖4的偏斜反相器電路400、圖5的電平移位器500、圖6的電平移位器600、圖7的鎖存器700、圖8的感測放大器800、圖10的驅(qū)動器電路1090中的一者、圖10的延遲元件1094、圖10的延遲元件1096、經(jīng)配置以延遲輸出信號的一個或一個以上其它裝置，或其任何組合。
[0065]所述設(shè)備還可包含用于將輸入信號提供到用于延遲的裝置的裝置。舉例來說，所述用于提供的裝置可包含圖1的第一組件120、圖10的裝置1000的組件(例如，編解碼器1034)、經(jīng)配置以將輸入信號提供到用于延遲的裝置的一個或一個以上裝置，或其任何組合。所述輸出信號可響應(yīng)于輸入信號的第一數(shù)字值轉(zhuǎn)變而在第一延遲之后從高轉(zhuǎn)變到低，且響應(yīng)于所述輸入信號的第二數(shù)字值轉(zhuǎn)變而在第二延遲之后從低轉(zhuǎn)變到高。第一延遲量可不同于第二延遲量，其差異量足以減小與經(jīng)由第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路傳輸信號有關(guān)的功率。
[0066]所屬領(lǐng)域的技術(shù)人員將進(jìn)一步了解，可將結(jié)合本文所揭示的實(shí)施例而描述的各種說明性邏輯塊、配置、模塊、電路和算法步驟實(shí)施為電子硬件、計(jì)算機(jī)軟件或兩者的組合。上文已大體在功能性方面描述各種說明性組件、塊、配置、模塊、電路和步驟。此功能性是實(shí)施為硬件還是軟件取決于特定應(yīng)用及外加于整個系統(tǒng)的設(shè)計(jì)約束。所屬領(lǐng)域的技術(shù)人員可針對每一特定應(yīng)用以不同方式實(shí)施所描述功能性，但所述實(shí)施決策不應(yīng)被解釋為導(dǎo)致偏離本發(fā)明的范圍。
[0067]結(jié)合本文中所揭示的實(shí)施例而描述的方法或算法的步驟可直接體現(xiàn)于硬件中、由處理器執(zhí)行的軟件模塊中或兩者的組合中。軟件模塊可駐留在隨機(jī)存取存儲器(RAM)、快閃存儲器、只讀存儲器(ROM)、可編程只讀存儲器(PROM)、可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、寄存器、硬盤、可移除式磁盤、壓縮光盤只讀存儲器(CD-ROM)或此項(xiàng)技術(shù)中已知的任何其它形式的非暫時性存儲媒體中。示例性非暫時性(例如有形的)存儲媒體耦合到處理器，使得處理器可從所述存儲媒體讀取信息，且將信息寫入到所述存儲媒體。在替代方案中，存儲媒體可與處理器成一體式。處理器及存儲媒體可駐留在專用集成電路(ASIC)中。ASIC可駐留在計(jì)算裝置或用戶終端中。在替代方案中，處理器與存儲媒體可作為離散組件駐留在計(jì)算裝置或用戶終端中。
[0068]提供對所揭示實(shí)施例的先前描述以使得所屬領(lǐng)域的技術(shù)人員能夠制造或使用所揭示的實(shí)施例。對于所屬領(lǐng)域的技術(shù)人員來說，對這些實(shí)施例的各種修改將為顯而易見的，且可在不偏離本發(fā)明的范圍的情況下將本文中所定義的原理應(yīng)用于其它實(shí)施例。因此，并不希望本發(fā)明限于本文中展示的實(shí)施例，而應(yīng)符合與由所附權(quán)利要求書定義的原理及新穎特征相一致的最廣泛范圍。
【權(quán)利要求】
1.一種裝置，其包括: 耦合到多個總線線路的多個驅(qū)動器電路，其中所述多個驅(qū)動器電路中的第一驅(qū)動器電路耦合到所述多個總線線路中的第一總線線路，且其中所述第一驅(qū)動器電路包含經(jīng)配置以產(chǎn)生輸出信號的延遲元件，所述輸出信號響應(yīng)于輸入信號的第一數(shù)字值轉(zhuǎn)變而在第一延遲之后從高轉(zhuǎn)變到低，且響應(yīng)于所述輸入信號的第二數(shù)字值轉(zhuǎn)變而在第二延遲之后從低轉(zhuǎn)變到高，所述第一延遲不同于所述第二延遲，其差異量足以減小與經(jīng)由所述第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路傳輸信號有關(guān)的功率， 其中所述延遲元件包括偏斜反相器、電平移位器、鎖存器，或感測放大器。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述第一驅(qū)動器電路接收時鐘信號，且其中所述延遲元件進(jìn)一步經(jīng)配置以在檢測到所述時鐘信號中的轉(zhuǎn)變之后產(chǎn)生所述輸出信號。
3.根據(jù)權(quán)利要求1所述的裝置，其中所述延遲元件包括偏斜反相器。
4.根據(jù)權(quán)利要求3所述的裝置，其中所述偏斜反相器包括: 第一反相器，其接收所述輸入信號； 第二反相器，其接收所述第一反相器的輸出；以及 邏輯門，其接收所述輸入信號且接收所述第二反相器的輸出以產(chǎn)生所述輸出信號。
5.根據(jù)權(quán)利要求4所述的裝置，其中所述邏輯門為“與非”門或“或非”門。
6.根據(jù)權(quán)利要求1所述的裝置，其中所述量為至少三十皮秒。
7.根據(jù)權(quán)利要求1所 述的裝置，其中所述量為至少50皮秒。
8.根據(jù)權(quán)利要求1所述的裝置，其中所述量為至少兩個邏輯門延遲。
9.根據(jù)權(quán)利要求1所述的裝置，其中所述量為至少三個邏輯門延遲。
10.根據(jù)權(quán)利要求1所述的裝置，其中所述延遲元件包括電平移位器。
11.根據(jù)權(quán)利要求1所述的裝置，其中所述延遲元件包括鎖存器。
12.根據(jù)權(quán)利要求1所述的裝置，其中所述延遲元件為感測放大器。
13.—種方法,其包括: 在耦合到多個總線線路中的第一總線線路的延遲元件處接收第一輸入信號，其中所述第一輸入信號具有從高到低的第一數(shù)字值轉(zhuǎn)變； 響應(yīng)于所述第一輸入信號而在所述延遲元件處產(chǎn)生第一輸出信號，其中所述第一輸出信號在第一延遲之后轉(zhuǎn)變； 在所述延遲元件處接收第二輸入信號，其中所述第二輸入信號具有從低到高的第二數(shù)字值轉(zhuǎn)變；以及 在所述延遲元件處產(chǎn)生第二輸出信號，其中所述第二輸出信號在第二延遲之后轉(zhuǎn)變，其中所述第一延遲不同于所述第二延遲，其差異量足以減小與經(jīng)由所述第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路傳輸信號有關(guān)的功率，且 其中所述延遲元件包括偏斜反相器、電平移位器、鎖存器，或感測放大器。
14.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包括: 與在所述第一延遲元件處接收所述第一輸入信號同時在耦合到所述第二總線線路的第二延遲元件處接收第三輸入信號；以及 在所述第二延遲元件處產(chǎn)生第三輸出信號。
15.根據(jù)權(quán)利要求13所述的方法，其中所述量為至少50皮秒。
16.根據(jù)權(quán)利要求13所述的方法，其中所述量為至少兩個邏輯門延遲。
17.根據(jù)權(quán)利要求13所述的方法，其中所述量為至少三個邏輯門延遲。
18.—種設(shè)備,其包括: 用于基于多個總線線路中的第一總線線路處的輸入信號的數(shù)字值轉(zhuǎn)變而延遲所述第一總線線路處的輸出信號的裝置；且 其中所述輸出信號響應(yīng)于所述輸入信號的第一數(shù)字值轉(zhuǎn)變而在第一延遲之后從高轉(zhuǎn)變到低，且響應(yīng)于所述輸入信號的第二數(shù)字值轉(zhuǎn)變而在第二延遲之后從低轉(zhuǎn)變到高，所述第一延遲不同于所述第二延遲，其差異量足以減小與經(jīng)由所述第一總線線路及經(jīng)由物理上緊密接近所述第一總線線路的第二總線線路傳輸信號有關(guān)的功率， 其中所述用于延遲的裝置包括偏斜反相器、電平移位器、鎖存器，或感測放大器。
19.根據(jù)權(quán)利要求18所述的設(shè)備，其進(jìn)一步包括用于將所述輸入信號提供到所述用于延遲的裝置的裝置，其中所述用于提供的裝置包括電子裝置的組件。
20.根據(jù)權(quán)利 要求18所述的設(shè)備，其中所述量為至少50皮秒或至少兩個邏輯門延遲。
【文檔編號】G06F13/40GK103814366SQ201280045551
【公開日】2014年5月21日 申請日期:2012年9月24日 優(yōu)先權(quán)日:2011年9月23日
【發(fā)明者】貝克·S·穆罕默德, 保羅·D·巴塞特, 馬丁·圣勞倫特 申請人:高通股份有限公司