專利名稱：一種千兆萬兆多功能網(wǎng)卡及其實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種高速網(wǎng)卡，具體涉及ー種千兆萬兆多功能網(wǎng)卡。
背景技術(shù)：
目前的網(wǎng)卡產(chǎn)品線有多種規(guī)格，兩個萬兆加兩個千兆、一個萬兆加三個千兆、四個千兆和兩個萬兆的，多種產(chǎn)品會給生產(chǎn)、銷售和售后服務(wù)帶來不良影響；并且現(xiàn)有技術(shù)中的網(wǎng)卡，功能被定制，比較單一，而且在數(shù)據(jù)包處理上還主要依賴CPU，同時以太網(wǎng)以百兆網(wǎng)ー步月入千兆網(wǎng)時代，對ー個千兆以太網(wǎng)數(shù)據(jù)流的處理可以輕易地消耗掉服務(wù)器處理器的大部分處理能力。針對上述問題，本發(fā)明提供ー種集成千兆和萬兆以太網(wǎng)、POS (Packet Over SDH,通過同步數(shù)字體系提供的高速傳輸通道直接傳送IP分組)的復(fù)合網(wǎng)卡。

發(fā)明內(nèi)容
本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡，包括FPGA控制模塊、FPGA配置芯片模塊、收發(fā)器模塊、大容量緩存模塊、低延遲緩存模塊、串并轉(zhuǎn)換模塊和SFP光ロ模塊；所述FPGA控制模塊控制連接所述FPGA配置芯片模塊、收發(fā)器模塊、大容量緩存模塊、低延遲緩存模塊和SFP光ロ模塊；所述SFP模塊包括兩個SFP接口和兩個SFP+接ロ ；所述SFP接ロ與FPGA控制模塊連接，所述SFP+接ロ與所述FPGA控制模塊通過所述串并轉(zhuǎn)換模塊連接或直接連接。本發(fā)明提供的第一優(yōu)選實(shí)施例中所述SFP接ロ連接千兆以太網(wǎng)或2. 5GP0S ;所述SFP+接ロ連接萬兆以太網(wǎng)或10GP0S。本發(fā)明提供的第二優(yōu)選實(shí)施例中所述網(wǎng)卡包括選焊電阻模塊，所述SFP+接ロ通過選焊電阻模塊選擇通過所述串并轉(zhuǎn)換模塊連接或直接連接所述FPGA控制模塊；所述SFP+接ロ通過所述串并轉(zhuǎn)換模塊連接所述FPGA控制模塊時，SFP+接ロ被配置成千兆網(wǎng)ロ，所述SFP+接ロ直接連接所述FPGA控制模塊時，SFP+接ロ被配置成萬兆網(wǎng)□。本發(fā)明提供的第三優(yōu)選實(shí)施例中所述收發(fā)器模塊直接使用FPGA控制模塊的高速接ロ GTX實(shí)現(xiàn)，由FPGA控制模塊完成信號的鎖定和解碼；所述網(wǎng)卡數(shù)據(jù)的上傳端ロ為PCIE GEN28X接ロ，使用FPGA控制模塊內(nèi)部的GTX來實(shí)現(xiàn)。本發(fā)明提供的第四優(yōu)選實(shí)施例中所述FPGA控制模塊采用XC6VLX130T芯片；所述串并轉(zhuǎn)換器模塊采用VSC8479芯片，所述兩個SFP+接ロ包括SFPO+接口和SFPl+接ロ，所述SFPO+接口和SFPl+接ロ通過選焊電阻選擇分別連接串并轉(zhuǎn)換器芯片VSC8479A 和 VSC8479B ；所述FPGA配置芯片模塊采用的128Mb的XCF128X芯片；所述低延遲緩存模塊采用CY7C1565KV18芯片； 所述大容量緩存模塊采用兩個SODIM插槽，最大支持8Gb容量。
本發(fā)明提供的第五優(yōu)選實(shí)施例中提供一種千兆萬兆多功能網(wǎng)卡的實(shí)現(xiàn)方法，包括步驟SI，系統(tǒng)上電，F(xiàn)PGA芯片從FPGA配置芯片讀取數(shù)據(jù)并完成對自身的配置；步驟S2，F(xiàn)PGA芯片檢測SFPl+接口和SFP2+接ロ的連接方式；步驟S3，F(xiàn)PGA芯片建立網(wǎng)卡與主機(jī)之間的鏈路；步驟S4，F(xiàn)PGA芯片將檢測到的SFPl+接口和SFP2+接ロ的連接方式發(fā)送給主機(jī)驅(qū)動；步驟S5，主機(jī)驅(qū)動初始化系統(tǒng)硬件；步驟S6，數(shù)據(jù)包從萬兆、千兆光ロ輸入，F(xiàn)PGA芯片對每個數(shù)據(jù)包進(jìn)行檢測和過濾， 對符合規(guī)則設(shè)置的數(shù)據(jù)包通過PCIE接ロ發(fā)送到主機(jī)端。本發(fā)明提供的第六優(yōu)選實(shí)施例中所述步驟S2中FPGA芯片檢測SFPl+接口和SFP2+接ロ的連接方式的方法為FPGA芯片偵測兩個ID-MARK信號，這兩個信號通過上下拉區(qū)分不同的板子，每ー種ID-MARK都會對應(yīng)ー種特別的選焊電阻以及串并轉(zhuǎn)換器芯片的安裝方式，確定SFPl+接口和SFP2+接ロ為萬兆網(wǎng)ロ或千兆網(wǎng)ロ。本發(fā)明提供的第七優(yōu)選實(shí)施例中所述步驟S3中FPGA芯片建立網(wǎng)卡與主機(jī)之間的鏈路的方法中網(wǎng)卡系統(tǒng)數(shù)據(jù)的上傳端ロ為PCIE GEN2 8X接ロ，F(xiàn)PGA芯片在主板無效化PCIE復(fù)位信號后開始嘗試建立PCIE鏈路，并用PCIE硬核的link up作為作為系統(tǒng)其他部分的復(fù)
位信號。本發(fā)明提供的第八優(yōu)選實(shí)施例中具體的，所述步驟S5中主機(jī)驅(qū)動初始化系統(tǒng)硬件的方法為所述主機(jī)驅(qū)動根據(jù)萬兆ロ的數(shù)目對相應(yīng)的串并轉(zhuǎn)換芯片進(jìn)行配置，參數(shù)存在主機(jī)的驅(qū)動中；檢測萬兆光ロ是否接受到了信號，如果有信號先將對應(yīng)的晶振改成萬兆以太網(wǎng)的頻率，檢測串并轉(zhuǎn)換芯片是否能鎖定信號，如果不能鎖定將對應(yīng)的晶振改成10GP0S的頻率，并復(fù)位檢測串并轉(zhuǎn)換芯片是否能夠鎖定信號；跳過已經(jīng)被標(biāo)記為萬兆的接ロ，對剩下的接ロ依次嘗試鎖定千兆以太網(wǎng)或者
2.5GP0S 信號。本發(fā)明提供的第九優(yōu)選實(shí)施例中所述步驟S6中FPGA芯片通過算法邏輯對每個數(shù)據(jù)包進(jìn)行檢測和過濾，所述算法邏輯包括哈希、五元組匹配、MAC地址識別。


圖I為本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡的結(jié)構(gòu)原理圖；圖2為本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡的實(shí)施例一的電路圖；圖3為本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡的實(shí)現(xiàn)方法流程圖。
具體實(shí)施例方式本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡，由圖I可知，該網(wǎng)卡包括FPGA (Field —Programmab I e Gate Array ,現(xiàn)場可編程門陣列)控制模塊，F(xiàn)PGA配置芯片模塊、收發(fā)器模塊、大容量緩存模塊、低延遲緩存模塊、串并轉(zhuǎn)換模塊和SFP (Small Form-factorPluggables，小型化的將千兆位電信號轉(zhuǎn)換為光信號的接ロ器件)光ロ模塊，F(xiàn)PGA控制模塊控制連接FPGA配置芯片模塊、收發(fā)器模塊、大容量緩存模塊、低延遲緩存模塊和SFP光ロ模塊。SFP模塊為ー個四合一的SFP光ロ罩，包括四個光ロ，該光ロ包括兩個SFP 口和兩個SFP+ ロ，千兆以太網(wǎng)和2. 5GP0S的接ロ采用SFP接ロ，萬兆以太網(wǎng)和10GP0S的接ロ采用SFP+接ロ，SFP接口和SFP+接口外形尺寸兼容，光模塊不同。SFP接ロ與FPGA控制模塊的GTX直接相連，SFP+接ロ通過串并聯(lián)轉(zhuǎn)換模塊與FPGA控制模塊相連。進(jìn)ー步的，該千兆萬兆多功能網(wǎng)卡還包括選焊電阻模塊，兩個SFP+接ロ通過選焊電阻模塊選擇直接連接FPGA控制模塊或是通過串并轉(zhuǎn)模塊與FPGA控制模塊連接，選擇直接與FPGA控制模塊相連吋，該SFP+接ロ被配置成千兆網(wǎng)ロ，選擇通過串并聯(lián)轉(zhuǎn)換模塊與FPGA控制模塊相連時，此時該SFP+接ロ被配置成萬兆網(wǎng)ロ。本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡通過特殊的電阻布局方式來保證兩組信號的質(zhì)量，如果兩個SFP+光口中的ー個或兩個被配置成千兆網(wǎng)ロ模式，那么該SFP+光ロ對應(yīng)的串并聯(lián)轉(zhuǎn)換模塊中的串并轉(zhuǎn)換器也不焊接以節(jié)省成本。本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡包含的FPGA控制模塊采用XC6VLX130T芯片。串并轉(zhuǎn)換器模塊采用VSC8479芯片，實(shí)現(xiàn)萬兆信號的鎖定和串并轉(zhuǎn)換，然后將低速的SFI-4信號16對LVSD連接到FPGA上，然后將數(shù)據(jù)送至FPGA控制模塊處理。FPGA配置芯片模塊采用的128Mb的XCF128X芯片，采用了 16位寬的主動配置模式，可以跑到50Mhz在80ms內(nèi)完成FPGA的加載，滿足PCIE協(xié)議中PCIE插卡必須在200ms內(nèi)準(zhǔn)備完畢并能夠響應(yīng)主機(jī)的初始化的要求。低延遲緩存模塊QDR2+采用CY7C1565KV18芯片，總?cè)萘繛?2Mb，CY7C1565KV18芯片內(nèi)部集成了阻抗匹配電路，不用進(jìn)ー步設(shè)置匹配電阻。低延遲緩存模塊的供電部分通過兩個磁珠同時切換CY7C1565KV18芯片的輸入電壓和FPGA對應(yīng)IO BANK的輸入電壓，兼容上一代的低延遲緩存模塊芯片。 大容量緩存模塊DDR3有兩個，采用了兩個SODIM插槽，最大可支持8Gb容量，兩個大容量緩存模塊是相互獨(dú)立的。本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡的收發(fā)器模塊直接使用FPGA控制模塊的高速接ロ GTX實(shí)現(xiàn)，由FPGA控制模塊完成信號的鎖定和解碼；系統(tǒng)數(shù)據(jù)的上傳端ロ為PCIEGEN28X接ロ，使用FPGA內(nèi)部的GTX來實(shí)現(xiàn)。實(shí)施例一如圖2所示為本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡具體電路圖，由圖2可知，F(xiàn)PGA芯片XC6VLX130T控制連接兩個系統(tǒng)大容量緩存DDR3A和DDR3B，系統(tǒng)低延遲緩存QDR2+，F(xiàn)PGA配置芯片XCF128X，使用FPGA芯片內(nèi)部的GTX來實(shí)現(xiàn)系統(tǒng)數(shù)據(jù)的上傳端ロ為PCIE GEN2 8X 接ロ。FPGA芯片控制連接四個接ロ，SFP0、SFP1、SFP0+和SFP1+，SFPO和SFPl為千兆網(wǎng) ロ，SFPO+和SFPl+通過選焊電阻選擇連接串并轉(zhuǎn)換器芯片VSC8479A和VSC8479B或者FPGA芯片XC6VLX130T，SFPO+和SFPl+連接串并轉(zhuǎn)換器芯片VSC8479A和VSC8479B時，SFPO+和SFPl+為萬兆網(wǎng)ロ，SFPO+和SFPl+連接FPGA芯片XC6VLX130T時，SFPO+和SFPl+為千兆網(wǎng) ロ SFP2 和 SFP3。由于千兆以太網(wǎng)、2. 5GP0S、萬兆以太網(wǎng)和10GP0S所需要的參考時鐘各不相同。系統(tǒng)中一共有4個不同的可編程晶振，每個萬兆ロ對應(yīng)ー個，四個千兆ロ對應(yīng)兩個。這樣就可以保證四個光ロ可以配置成32種不同組合，例如I個2. 5GP0S+1個千兆以太網(wǎng)+1個10GP0S+ ー個萬兆以太網(wǎng)。本發(fā)明提供的一種千兆萬兆多功能網(wǎng)卡的實(shí)現(xiàn)方法的具體步驟流程如圖3所示步驟SI，系統(tǒng)上電，F(xiàn)PGA芯片從FPGA配置芯片讀取數(shù)據(jù)并完成對自身的配置；步驟S2，F(xiàn)PGA芯片檢測SFPl+接口和SFP2+接ロ的連接方式；
具體的，F(xiàn)PGA芯片會偵測兩個ID-MARK信號，這兩個信號通過上下拉區(qū)分不同的板子，每ー種ID-MARK都會對應(yīng)ー種特別的選焊電阻以及串并轉(zhuǎn)換器芯片VSC8479的安裝方式，確定SFPl+接口和SFP2+接ロ為萬兆網(wǎng)ロ或千兆網(wǎng)ロ。步驟S3，F(xiàn)PGA芯片建立網(wǎng)卡與主機(jī)之間的鏈路；具體的，網(wǎng)卡系統(tǒng)數(shù)據(jù)的上傳端ロ為PCIE GEN2 8X接ロ，F(xiàn)PGA芯片會在主板無效化PCIE復(fù)位信號后開始嘗試建立PCIE鏈路，并用PCIE硬核的link up作為作為系統(tǒng)其他部分的復(fù)位信號，也就是如果PCIE訓(xùn)練失敗則整個系統(tǒng)不工作。步驟S4，F(xiàn)PGA芯片將檢測到的SFPl+接口和SFP2+接ロ的連接方式發(fā)送給主機(jī)驅(qū)動；具體的，PCIE訓(xùn)練成功以后FPGA芯片會將檢測到的ID_MARK信號發(fā)送給主機(jī)驅(qū)動，這樣主機(jī)驅(qū)動就知道這個卡的物理結(jié)構(gòu)了。步驟S5，王機(jī)驅(qū)動初始化系統(tǒng)硬件；具體的，主機(jī)驅(qū)動首先會根據(jù)萬兆ロ的數(shù)目通過MDIO接ロ對相應(yīng)的VSC8479進(jìn)行配置，參數(shù)存在主機(jī)的驅(qū)動中。首先看看萬兆光ロ是否接受到了信號，如果有信號先將對應(yīng)的晶振改成萬兆以太網(wǎng)的頻率，然后看看是VSC8479否能鎖定信號，如果不行將對應(yīng)的晶振改成10GP0S的頻率，并復(fù)位VSC8479看看是否能夠鎖定信號。如果始終無法鎖定則報錯并關(guān)閉這個接ロ。接下來初始化千兆的接ロ，首先跳過已經(jīng)被標(biāo)記為萬兆的接ロ，剩下的接ロ依次嘗試鎖定千兆以太網(wǎng)或者2. 5GP0S信號。由于FPGA內(nèi)部有時鐘選擇器，所以不用修改可編程晶振的頻率值，兩個晶始終振提供兩個不同的頻率，由每個接ロ按照需要來選擇。步驟S6，數(shù)據(jù)包從萬兆、千兆光ロ輸入，F(xiàn)PGA芯片對每個數(shù)據(jù)包進(jìn)行檢測和過濾，對符合規(guī)則設(shè)置的數(shù)據(jù)包通過PCIE接ロ發(fā)送到主機(jī)端。具體的，大量的數(shù)據(jù)包從萬兆、千兆光ロ輸入，進(jìn)入FPGA以后通過ー些算法邏輯(例如哈希、五元組匹配、MAC地址識別等)對每個數(shù)據(jù)包進(jìn)行檢測和過濾，對符合規(guī)則設(shè)置的數(shù)據(jù)包通過PCIE接ロ發(fā)送到主機(jī)端程序。最后應(yīng)當(dāng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非對其限制，盡管參照上述實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解依然可以對本發(fā)明的具體實(shí)施方式
進(jìn)行修改或者等同替換，而未脫離本發(fā)明精神和范圍的任何修改或者等同替換，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
權(quán)利要求
1.一種千兆萬兆多功能網(wǎng)卡，其特征在于，包括FPGA控制模塊、FPGA配置芯片模塊、收發(fā)器模塊、大容量緩存模塊、低延遲緩存模塊、串并轉(zhuǎn)換模塊和SFP光ロ模塊； 所述FPGA控制模塊控制連接所述FPGA配置芯片模塊、收發(fā)器模塊、大容量緩存模塊、低延遲緩存模塊和SFP光ロ模塊； 所述SFP模塊包括兩個SFP接口和兩個SFP+接ロ ； 所述SFP接ロ與FPGA控制模塊連接，所述SFP+接ロ與所述FPGA控制模塊通過所述串并轉(zhuǎn)換模塊連接或直接連接。
2.如權(quán)利要求I所述的網(wǎng)卡，其特征在于，所述SFP接ロ連接千兆以太網(wǎng)或2.5GP0S ；所述SFP+接ロ連接萬兆以太網(wǎng)或10GP0S。
3.如權(quán)利要求I所述的網(wǎng)卡，其特征在于，所述網(wǎng)卡包括選焊電阻模塊，所述SFP+接ロ通過選焊電阻模塊選擇通過所述串并轉(zhuǎn)換模塊連接或直接連接所述FPGA控制模塊； 所述SFP+接ロ通過所述串并轉(zhuǎn)換模塊連接所述FPGA控制模塊時，SFP+接ロ被配置成千兆網(wǎng)ロ，所述SFP+接ロ直接連接所述FPGA控制模塊時，SFP+接ロ被配置成萬兆網(wǎng)ロ。
4.如權(quán)利要求I所述的網(wǎng)卡，所述收發(fā)器模塊直接使用FPGA控制模塊的高速接ロGTX實(shí)現(xiàn)，由FPGA控制模塊完成信號的鎖定和解碼；所述網(wǎng)卡數(shù)據(jù)的上傳端ロ為PCIE GEN2 8X接ロ，使用FPGA控制模塊內(nèi)部的GTX來實(shí)現(xiàn)。
5.如權(quán)利要求1-4任一項(xiàng)所述的網(wǎng)卡，所述FPGA控制模塊采用XC6VLX130T芯片； 所述串并轉(zhuǎn)換器模塊采用VSC8479芯片，所述兩個SFP+接ロ包括SFPO+接口和SFPl+接ロ，所述SFPO+接口和SFPl+接ロ通過選焊電阻選擇分別連接串并轉(zhuǎn)換器芯片VSC8479A和 VSC8479B ； 所述FPGA配置芯片模塊采用的128Mb的XCF128X芯片； 所述低延遲緩存模塊采用CY7C1565KV18芯片； 所述大容量緩存模塊采用兩個SODIM插槽，最大支持8Gb容量。
6.一種千兆萬兆多功能網(wǎng)卡的實(shí)現(xiàn)方法，包括如權(quán)利要求1-5任一項(xiàng)所述的網(wǎng)卡，其特征在于，包括 步驟SI，系統(tǒng)上電，F(xiàn)PGA芯片從FPGA配置芯片讀取數(shù)據(jù)并完成對自身的配置； 步驟S2，F(xiàn)PGA芯片檢測SFPl+接口和SFP2+接ロ的連接方式； 步驟S3，F(xiàn)PGA芯片建立網(wǎng)卡與主機(jī)之間的鏈路； 步驟S4，F(xiàn)PGA芯片將檢測到的SFPl+接口和SFP2+接ロ的連接方式發(fā)送給主機(jī)驅(qū)動； 步驟S5，主機(jī)驅(qū)動初始化系統(tǒng)硬件； 步驟S6，數(shù)據(jù)包從萬兆、千兆光ロ輸入，F(xiàn)PGA芯片對每個數(shù)據(jù)包進(jìn)行檢測和過濾，對符合規(guī)則設(shè)置的數(shù)據(jù)包通過PCIE接ロ發(fā)送到主機(jī)端。
7.如權(quán)利要求6所述的網(wǎng)卡的實(shí)現(xiàn)方法，其特征在于，所述步驟S2中FPGA芯片檢測SFPl+接口和SFP2+接ロ的連接方式的方法為FPGA芯片偵測兩個ID-MARK信號，這兩個信號通過上下拉區(qū)分不同的板子，每ー種ID-MARK都會對應(yīng)ー種特別的選焊電阻以及串并轉(zhuǎn)換器芯片的安裝方式，確定SFPl+接口和SFP2+接ロ為萬兆網(wǎng)ロ或是千兆網(wǎng)ロ。
8.如權(quán)利要求6所述的網(wǎng)卡的實(shí)現(xiàn)方法，其特征在于，所述步驟S3中FPGA芯片建立網(wǎng)卡與主機(jī)之間的鏈路的方法中 網(wǎng)卡系統(tǒng)數(shù)據(jù)的上傳端ロ為PCIE GEN2 8X接ロ，F(xiàn)PGA芯片在主板無效化PCIE復(fù)位信號后開始嘗試建立PCIE鏈路，并用PCIE硬核的link up作為作為系統(tǒng)其他部分的復(fù)位信號。
9.如權(quán)利要求6所述的網(wǎng)卡的實(shí)現(xiàn)方法，其特征在于，具體的，所述步驟S5中主機(jī)驅(qū)動初始化系統(tǒng)硬件的方法為 所述主機(jī)驅(qū)動根據(jù)萬兆ロ的數(shù)目對相應(yīng)的串并轉(zhuǎn)換芯片進(jìn)行配置，參數(shù)存在主機(jī)的驅(qū)動中； 檢測萬兆光ロ是否接受到了信號，如果有信號先將對應(yīng)的晶振改成萬兆以太網(wǎng)的頻率，檢測串并轉(zhuǎn)換芯片是否能鎖定信號，如果不能鎖定將對應(yīng)的晶振改成IOGPOS的頻率，并復(fù)位檢測串并轉(zhuǎn)換芯片是否能夠鎖定信號；跳過已經(jīng)被標(biāo)記為萬兆的接ロ，對剩下的接ロ依次嘗試鎖定千兆以太網(wǎng)或者2. 5GP0S信號。
10.如權(quán)利要求6所述的網(wǎng)卡的實(shí)現(xiàn)方法，其特征在于，所述步驟S6中FPGA芯片通過算法邏輯對每個數(shù)據(jù)包進(jìn)行檢測和過濾，所述算法邏輯包括哈希、五元組匹配、MAC地址識另O。
全文摘要
本發(fā)明提供一種千兆萬兆多功能網(wǎng)卡及其實(shí)現(xiàn)方法，包括FPGA控制模塊、FPGA配置芯片模塊、收發(fā)器模塊、大容量緩存模塊、低延遲緩存模塊、串并轉(zhuǎn)換模塊和SFP光口模塊；所述FPGA控制模塊控制連接所述FPGA配置芯片模塊、收發(fā)器模塊、大容量緩存模塊、低延遲緩存模塊和SFP光口模塊；所述SFP模塊包括兩個SFP接口和兩個SFP+接口；所述SFP接口與FPGA控制模塊連接，所述SFP+接口通過所述串并轉(zhuǎn)換模塊連接或直接連接所述FPGA控制模塊，提供一種集成千兆萬兆以太網(wǎng)和POS的復(fù)合網(wǎng)卡。
文檔編號G06F13/10GK102710424SQ20121017319
公開日2012年10月3日 申請日期2012年5月30日 優(yōu)先權(quán)日2012年5月30日
發(fā)明者姚文浩 申請人:曙光信息產(chǎn)業(yè)(北京)有限公司