專利名稱：具有雙邊沿時鐘的集成電路的制作方法
技術(shù)領(lǐng)域：
本申請要求2010年6月11日提交的美國專利申請12/814344的優(yōu)先權(quán)和利益。
背景技術(shù)：
脈沖鎖存器是由時鐘脈沖信號控制的電平敏感鎖存器(S卩，在時鐘脈沖信號的某些相位中使能電平敏感鎖存器)。時鐘脈沖信號通常由方波時鐘信號(即，具有50%占空比的時鐘信號)使用脈沖發(fā)生器生成。這些時鐘脈沖信號的時鐘脈沖通過方波時鐘信號的上升時鐘邊沿觸發(fā)。脈沖鎖存器可以用來實(shí)施集成電路中的時間借用機(jī)制。時間借用機(jī)制可以允許通過優(yōu)化沿臨界電路路徑的時序性能而提高電路性能。隨著電路密度和時鐘速率因工藝技術(shù)的改進(jìn)而增大，消耗的動態(tài)功率量也增加。 該功耗的主要貢獻(xiàn)者是時鐘電路。

發(fā)明內(nèi)容
支持雙邊沿時鐘機(jī)制的集成電路可以包括在其輸出端生成方波時鐘信號的鎖相環(huán)(PLL)。如果需要，可以通過外部裝置的輸入輸出引腳接收方波時鐘信號。給定的時鐘緩沖器可以從關(guān)聯(lián)的PLL或從所述輸入輸出引腳接收時鐘信號，并且可以驅(qū)動該時鐘信號至?xí)r鐘分布網(wǎng)絡(luò)。時鐘分布網(wǎng)絡(luò)可以將原始時鐘信號路由至集成電路上的不同區(qū)域。多個邏輯區(qū)域中的一個區(qū)域中的本地邏輯塊可以接收本地(行)時鐘信號。該本地時鐘信號是由PLL或輸入輸出引腳提供的原始時鐘信號的潛在失真的版本。本地時鐘信號可以饋送給用于控制脈沖鎖存器的脈沖發(fā)生器。脈沖發(fā)生器可以使用該本地時鐘信號觸發(fā)在上升和下降時鐘邊沿的時鐘脈沖以支持雙邊沿時鐘機(jī)制?？梢蕴峁┟}沖發(fā)生器以確保最優(yōu)性能，所述脈沖發(fā)生器提供具有近似相等的脈沖寬度的正邊沿觸發(fā)的時鐘脈沖(比如，由上升時鐘邊沿觸發(fā)的時鐘脈沖)和負(fù)邊沿觸發(fā)的時鐘脈沖(比如，由下降時鐘邊沿觸發(fā)的時鐘脈沖)。這種脈沖發(fā)生器可以包括對稱的邏輯門和傳輸門，該邏輯門和傳輸門設(shè)計為匹配脈沖發(fā)生器中的邏輯門的各種延遲，使得正邊沿觸發(fā)的時鐘脈沖的脈沖寬度和負(fù)邊沿觸發(fā)的時鐘脈沖的脈沖寬度被很好地平衡。還可以最小化時鐘網(wǎng)絡(luò)中的占空比失真(比如，以確保本地時鐘信號的占空比接近50%)以優(yōu)化性能。在一個合適的實(shí)施例中，自適應(yīng)占空比失真(D⑶)校正電路可以用來調(diào)節(jié)時鐘緩沖器的上拉和下拉驅(qū)動強(qiáng)度。自適應(yīng)DCD校正電路可以包括高時鐘相位寄存器傳輸電路和低時鐘相位寄存器傳輸電路，其分別具有生成給定延遲的延遲電路。當(dāng)高時鐘相位小于給定延遲時，高時鐘相位寄存器傳輸電路可以產(chǎn)生高誤差信號，而當(dāng)高時鐘相位大于給定延遲時，高時鐘相位寄存器傳輸電路可以產(chǎn)生低誤差信號。如果低時鐘相位小于給定延遲，則低時鐘相位寄存器傳輸電路可以產(chǎn)生高誤差信號，而如果低時鐘相位大于給定延遲，則低時鐘相位寄存器傳輸電路可以產(chǎn)生低誤差信號。所述誤差信號可以饋送給D⑶校正電路中的控制電路。控制電路可以用來確定最優(yōu)控制設(shè)置以配置時鐘緩沖器(比如，最優(yōu)控制設(shè)置以調(diào)節(jié)時鐘緩沖器的上拉/下拉驅(qū)動強(qiáng)度)，從而為本地時鐘信號提供近似50%的占空比。如果需要，自適應(yīng)D⑶校正電路可以連接至PLL的輸出端。D⑶校正電路可以包括提供給定延遲的延遲電路。該延遲電路接收由PLL生成的原始時鐘信號并且在其輸出端提供延遲的時鐘信號。該延遲的時鐘信號可以顯示出近50%的占空比，因?yàn)槠浔欢ㄎ粸榫o鄰PLL,并且因而未暴露于失真的本質(zhì)來源。D⑶校正電路可以包括第一延遲鎖定環(huán)，該第一延遲鎖定環(huán)自適應(yīng)地調(diào)節(jié)給定延遲，使得本地時鐘信號的上升時鐘邊沿與延遲的時鐘信號的上升時鐘邊沿對齊。該校正電路還可以包括第二延遲鎖定環(huán)，該第二延遲鎖定環(huán)自適應(yīng)地調(diào)節(jié)時鐘緩沖器的下拉驅(qū)動強(qiáng)度，使得本地時鐘信號的下降邊沿與延遲的時鐘信號的下降時鐘邊沿對齊。使用這種布置形成的校正電路來調(diào)節(jié)給定延遲和時鐘緩沖器將本地時鐘信號的高時鐘相位固定到延遲的時鐘信號的高時鐘相位。以這種方式固定高時鐘相位最小化占空比失真，因?yàn)檠舆t的時鐘信號的高時鐘相位近似等于半個時鐘周期。本發(fā)明的進(jìn)一步的特征、其本質(zhì)和各種優(yōu)點(diǎn)將通過附圖和以下的具體實(shí)施方式
變得更為顯然。


圖1是示出了根據(jù)本發(fā)明的實(shí)施例的時鐘分布網(wǎng)絡(luò)如何分布時鐘信號的圖示。圖2是示出了在根據(jù)本發(fā)明的實(shí)施例的邏輯電路的操作期間的潛在占空比失真的時序圖。圖3是示出了根據(jù)本發(fā)明實(shí)施例的一種補(bǔ)償占空比失真的可行方式的時序圖。圖4是示出了根據(jù)本發(fā)明實(shí)施例的說明性雙邊沿脈沖發(fā)生器的電路圖。圖5是可以在根據(jù)本發(fā)明實(shí)施例的圖4的雙邊沿脈沖發(fā)生器中使用的說明性三輸入邏輯NAND門的電路圖。圖6是根據(jù)本發(fā)明實(shí)施例的說明性自適應(yīng)占空比失真校正電路的圖示。圖7和圖8是示出了根據(jù)本發(fā)明實(shí)施例當(dāng)校正電路中的給定延遲太短時，圖6的自適應(yīng)占空比失真校正電路中相關(guān)信號的狀態(tài)的時序圖。圖9是示出了根據(jù)本發(fā)明實(shí)施例當(dāng)圖6的校正電路中的給定延遲太短時可以隨時鐘控制設(shè)置變化的說明性誤差信號值的表格。圖10和圖11是示出了根據(jù)本發(fā)明實(shí)施例當(dāng)校正電路中的給定延遲太長時圖6的自適應(yīng)占空比失真校正電路中相關(guān)信號的狀態(tài)的時序圖。圖12是示出了根據(jù)本發(fā)明實(shí)施例當(dāng)圖6的校正電路中的給定延遲太長時可以隨時鐘控制設(shè)置變化的說明性誤差信號值的表格。圖13是根據(jù)本發(fā)明實(shí)施例可以由圖6的自適應(yīng)占空比失真校正電路控制的說明性時鐘緩沖器的電路圖。圖14是根據(jù)本發(fā)明實(shí)施例的連接至鎖相環(huán)的輸出端的說明性占空比失真校正電路的圖示。
具體實(shí)施例方式本發(fā)明的實(shí)施例涉及包括邏輯電路的集成電路。該邏輯電路可以是集成電路的一部分，所述集成電路比如數(shù)字信號處理器、微處理器、專用集成電路、比如可編程邏輯器件等可編程集成電路。圖1示出了包括邏輯電路的說明性集成電路10。裝置10的邏輯電路可以包括支持雙邊沿時鐘(比如，在每個上升/下降時鐘邊沿后，在短暫時間周期內(nèi)使能脈沖鎖存器的時鐘機(jī)制)的脈沖鎖存器電路。雙邊沿時鐘機(jī)制與常規(guī)的單端時鐘機(jī)制相比可以提供顯著的電力節(jié)約。如，常規(guī)時鐘機(jī)制可以具有頻率為f的時鐘信號，該時鐘信號分布到以期望的性能級別工作的脈沖鎖存器。相反，頻率為m的時鐘信號可以分布到脈沖鎖存器以使用雙邊沿時鐘途徑獲得相同的性能級別，因而消耗明顯更少的電力(比如，電力減少約50%)。集成電路10可以包括在其輸出端生成時鐘信號CLK (比如，具有50%占空比的原始方波時鐘信號)的鎖相環(huán)(PLL) JWnPLL 12。時鐘CLK可以分布在裝置10上的不同區(qū)域?？梢栽诩呻娐?0上形成超過一個鎖相環(huán)12。如果需要，還可以由芯片外來源通過輸入輸出引腳提供時鐘信號CLK。比如，鎖相環(huán)12可以將時鐘信號CLK饋送給時鐘緩沖器14，該時鐘緩沖器14將時鐘信號CLK驅(qū)動至?xí)r鐘分布網(wǎng)絡(luò)16上。單個PLL可以生成多于一個CLK信號，通常具有相關(guān)的頻率和相位。集成電路10上可以具有一個或多于一個PLL。網(wǎng)絡(luò)16可以包括導(dǎo)線和緩沖器。時鐘緩沖器14可以是反相級并且有時可以稱作時鐘驅(qū)動器。時鐘緩沖器14可以包括一級或多于一級的邏輯電路。時鐘信號CLK可以包括四個相區(qū)別的時鐘信號，每個時鐘信號均具有各自的時鐘速率和時鐘相位(作為示例)。通常來說，鎖相環(huán)12可以在其輸出端生成任何期望數(shù)目的相區(qū)別的方波時鐘信號。時鐘分布網(wǎng)絡(luò)16從時鐘緩沖器14接收信號CLK并將時鐘信號CLK分布到集成電路10上的不同邏輯區(qū)域。網(wǎng)絡(luò)16可以布置為樹形構(gòu)造(有時稱作時鐘樹)。網(wǎng)絡(luò)16可以比如是H樹時鐘網(wǎng)絡(luò)。使用H樹確保了至邏輯電路中不同點(diǎn)的延遲被良好地匹配。如果需要，可編程邏輯器件可以包括可配置多路復(fù)用器，而非可編程器件可以具有更少或者不具有多路復(fù)用器。時鐘分布網(wǎng)絡(luò)16可以經(jīng)由多個緩沖層將時鐘信號(比如，由一個或更多個PLL 12生成的相區(qū)別的時鐘信號)饋送給時鐘樹中的不同分支。時鐘樹中的每個分支均可以與邏輯電路中的相應(yīng)的邏輯區(qū)域LR相關(guān)聯(lián)。由每個邏輯區(qū)域從網(wǎng)絡(luò)16接收的時鐘信號可以稱作脊柱(區(qū)域)時鐘信號SCLK。如圖1所示，信號SCLK可以通過信號路徑比如分支18提供。脊柱時鐘信號SCLK可以由緩沖器比如緩沖器(反相器)13驅(qū)動。多級別緩沖可以用來將信號SCLK遍布裝置10。信號SCLK可以被饋送給邏輯區(qū)域中的每個多路復(fù)用器20。每個多路復(fù)用器20也可以從其他分支接收脊柱時鐘信號(spine clocksignal)。如圖1所示,多路復(fù)用器20可以具有從四個不同分支18接收16個脊柱時鐘信號的16個輸入端。如果需要，多路復(fù)用器20可以具有任意數(shù)目的輸入端并且可以從任意數(shù)目的分支接收區(qū)域時鐘信號。
每個多路復(fù)用器20可以具有連接至?xí)r鐘緩沖器17的輸出端，該時鐘緩沖器17驅(qū)動行時鐘線路22上的行時鐘信號。每個多路復(fù)用器20可以經(jīng)配置在其一個輸入端將一個所需的脊柱時鐘信號傳遞給線路22。比如，如圖1所示，通過η個行時鐘線路22可以提供η個行時鐘信號(比如，RCLKl、-,RCLK η)。如果需要，裝置10的邏輯可以布置在有時稱作邏輯陣列塊(LAB)的邏輯塊中。這種塊24 (比如，LAB)的行可以形成在每個邏輯區(qū)域中。邏輯電路的每行中的塊24可以從多個線路22接收行時鐘信號。比如，給定的邏輯陣列塊24或其他合適的電路塊可以從六條不同的行時鐘線路22接收行時鐘信號(比如，行時鐘信號RCLK1-RCLK6)。在雙邊沿時鐘的情況下，期望給定的行(本地)時鐘信號RCLK’具有50%的占空比(即，行時鐘信號不應(yīng)該顯示出占空比失真)。信號RCLK’可以用于表示從任意一個行時鐘信號中選擇的感興趣的本地行時鐘信號。在通過網(wǎng)絡(luò)16分布原始時鐘信號的情況下，因?yàn)榇嬖谠肼暫碗S機(jī)變化的其他源，本地時鐘信號RCLK’可以具有占空比失真(D⑶)。本地信號 RCLK’可以不是生成以用于可編程邏輯中的可配置的時鐘信號之一，但是可以是這種信號的相區(qū)別的復(fù)制，以便提供反饋至PLL的專用信號路徑，而無須使用任何用戶時鐘信號?？刂齐娐?，比如自適應(yīng)占空比失真(D⑶)校正電路26，可以通過線路28接收RCLK’并且可以用來動態(tài)地實(shí)時調(diào)節(jié)時鐘緩沖器14 (B卩，連接至PLL 12的輸出端的時鐘緩沖器)以確保信號RCLK’具有最小的占空比失真。占空比失真優(yōu)選地在使用雙邊沿時鐘結(jié)構(gòu)的集成電路中被最小化。為了提供邏輯處的占空比與PLL處生成的時鐘信號的占空比的匹配，期望的是從PLL到RCLK’的時鐘的上升邊沿的延遲與從PLL到RCLK’的下降時鐘邊沿的延遲相等。在雙邊沿時鐘電路的情況下，PLL將生成50%的占空比，以便兩者的相位相等。如，考慮第一種情況，如圖2所示，占空比失真引起時鐘上升時間慢于下降時間。圖2示出了具有8毫微秒(ns)的時間周期的原始時鐘信號CLK (比如，圖1的PLL 12生成的時鐘信號)。信號CLK是具有50%占空比的方波時鐘信號。理想地，在給定的行時鐘線路處接收的信號RCLK’顯示出50%的占空比并且可以比如經(jīng)歷2ns的時鐘網(wǎng)絡(luò)延遲Tqieuy (比如，見圖2)。實(shí)際上，如圖2所示，占空比失真可以引起額外O. 2ns的上升時間延遲，使得上升邊沿延遲是2. 2ns，而下降邊沿延遲保持在6ns。上升/下降時間的這種不匹配可以導(dǎo)致持續(xù)時間為3. 8ns的高時鐘相位ΦΗ和持續(xù)時間為4. 2ns的低時鐘相位Φρ如果設(shè)計標(biāo)準(zhǔn)要求時鐘相位具有至少4ns的持續(xù)時間以供恰當(dāng)?shù)牟僮?，則這可能是不可接受的。補(bǔ)償占空比失真的一種適合的途徑是延長原始信號CLK的時間周期。如圖3所示，增大時鐘周期到8. 4ns將導(dǎo)致具有4ns的持續(xù)時間的高時鐘相位ΦΗ和具有4. 4ns的持續(xù)時間的低時鐘相位Φρ因?yàn)樵紩r鐘信號的頻率需要被降低，所以以這種方式滿足設(shè)計標(biāo)準(zhǔn)將降低邏輯電路的性能。圖2和圖3示出了潛在的占空比失真，其可以由于使用時鐘網(wǎng)絡(luò)16分布信號而出現(xiàn)。占空比失真還可以影響本地級別的性能。比如，信號RCLK’可以被饋送至每個邏輯塊24 (圖1)中的脈沖發(fā)生器。脈沖發(fā)生器可以基于接收到的信號RCLK’生成時鐘脈沖信號。期望的是由上升時鐘邊沿和下降時鐘邊沿觸發(fā)的時鐘脈沖具有用于最優(yōu)性能的相等的脈沖寬度。
圖4是平衡信號延遲以獲得上升和下降邊沿的匹配的脈沖寬度的說明性的可配置的雙邊沿脈沖發(fā)生器36的電路圖。雙邊沿脈沖發(fā)生器36可以包括可配置的延遲電路39。在時鐘輸入線路62上提供的給定的行時鐘信號RCLK’被分布到延遲元件38。延遲元件38生成四個不同的延遲(在該說明性示例中)。因此，信號RCLK’在延遲元件38的輸出端41處被延遲四個相應(yīng)的量中的一個。由可編程元件40 (例如，裝載有配置位的配置隨機(jī)存取存儲器)的狀態(tài)調(diào)節(jié)的多路復(fù)用器43在其輸出端的線路42上提供選擇的一個延遲版本的信號RCLK’。邏輯或(OR)門46具有通過反相器44接收延遲的時鐘信號(比如，延遲版本的RCLK’)的第一輸入端并且具有接收控制信號RLATCH的第二輸入端?？刂菩盘朢LATCH可以設(shè)置為邏輯“O”以使能脈沖發(fā)生器36或設(shè)置為邏輯“I”以停用脈沖發(fā)生器36。門46可以具有連接至邏輯與非(NAND)門48的第一輸入端的輸出端。門48可以具有第二輸入端和第三輸入端，該第二輸入端通過傳輸門56接收信號RCLK’，所述第三輸入端接收控制信號RP0SEN。傳輸門56意圖盡可能接近實(shí)際地匹配反相器58的延遲。控制信號RPOSEN可以設(shè)置為“I”以使能由信號RCLK’的上升時鐘邊沿觸發(fā)的脈沖發(fā)生器36。以這種方式觸發(fā)的時鐘脈沖有時可以稱作正邊沿觸發(fā)的時鐘脈沖?？刂菩盘朢POSEN可以設(shè)置為“O”以阻止時鐘脈沖在RCLK’的上升時鐘邊沿處的觸發(fā)。門48通過電路56接收信號RCLK’并且從門46接收延遲的時鐘信號，并提供相應(yīng)的反相脈沖信號給邏輯NAND門50的第一輸入端。門50在其輸出端生成時鐘脈沖CP，該時鐘脈沖CP具有對應(yīng)于RCLK’的上升時鐘邊沿的可調(diào)節(jié)的脈沖寬度。時鐘脈沖CP的脈沖寬度由多路復(fù)用器43選擇的延遲量確定。邏輯OR門54可以具有通過傳輸門52接收延遲的時鐘信號的第一輸入端和接收控制信號RLATCH的第二輸入端。傳輸門52意圖盡可能接近實(shí)際地匹配反相器44的延遲。門54可以具有連接至邏輯NAND門60的第一輸入端的輸出端。門60可以具有通過反相器58接收信號RCLK’的反相版本的第二輸入端和接收控制信號RNEGEN的第三輸入端?？刂菩盘朢NEGEN可以設(shè)置為“I”以使能由信號RCLK’的下降時鐘邊沿觸發(fā)的脈沖發(fā)生器36。由下降時鐘邊沿觸發(fā)的時鐘脈沖有時可以稱作負(fù)邊沿觸發(fā)的時鐘脈沖?？刂菩盘朢NEGEN可以設(shè)置為“O”以阻止時鐘脈沖在RCLK’的下降時鐘邊沿處觸發(fā)。門60可以從門54接收延遲的時鐘信號并且通過反相器58接收反相版本的時鐘信號，并可以提供對應(yīng)的反相的時鐘脈沖信號給NAND門50的第二輸入端。門50可以產(chǎn)生對應(yīng)于信號RCLK’的下降邊沿的額外的時鐘脈沖。門48和門60的輸入端以一致的方式排序，其中使能信號RPOSEN和RNEGEN、信號RCLK’或其反相、以及延遲的RCLK’或其反相在NAND門中的NMOS柵極堆疊中從下到上以相同的次序連接，確保從輸入端到輸出端幾乎相同的延遲。連同傳輸門52和反相器44的延遲的匹配，以及傳輸門56和反相器58的延遲的匹配，從RCLK’的上升和下降邊沿至門60和48的輸出端上的相應(yīng)脈沖的傳播延遲和脈沖寬度是緊密匹配的。門50可以具有接收控制信號RNC0MBEN的第三輸入端?？刂菩盘朢NC0MBEN可以被設(shè)置為“I”以使能脈沖發(fā)生器36或可以被設(shè)置為“O”以停用脈沖發(fā)生器36?？刂菩盘朢POSEN和RNEGEN可以都被設(shè)置為邏輯“I”以使能雙邊沿時鐘。配置脈沖發(fā)生器36提供雙邊沿時鐘在上升時鐘邊沿和下降時鐘邊沿上生成了時鐘脈沖。脈沖發(fā)生器36中的傳輸門56和52確保RCLK’和延遲的RCLK’的反相和同相版本之間的相等的延遲。使用這種途徑平衡延遲幫助匹配正邊沿觸發(fā)的時鐘脈沖的寬度和負(fù)邊沿觸發(fā)的時鐘脈沖的寬度。時鐘脈沖CP被提供給鎖存器，比如電平敏感脈沖鎖存器34的時鐘輸入端。脈沖鎖存器34可以從比如查找表(LUT)電路32等組合邏輯電路接收數(shù)據(jù)。如果需要，鎖存器34可以從寄存器電路、輸入輸出電路、可編程電路等等接收數(shù)據(jù)。如圖5所示，可以使用對稱結(jié)構(gòu)實(shí)施NAND門50以幫助匹配正邊沿觸發(fā)的時鐘脈沖和負(fù)邊沿觸發(fā)的時鐘脈沖的脈沖寬度。門50可以具有上拉網(wǎng)絡(luò)，該上拉網(wǎng)絡(luò)包括P溝道晶體管，比如在被驅(qū)動至電源電壓Vcc的正極電源線路和門50的輸出端OUT之間并聯(lián)連接的晶體管P1、P2和PO。晶體管P1、P2和PO可以具有連接至門50的第一、第二和第三輸入端(比如，第一、第二和第三輸入端分別接收信號IN1、IN2和EN)的柵極。門50可以具有下拉網(wǎng)絡(luò)，該下拉網(wǎng)絡(luò)包括與并聯(lián)連接的第一和第二晶體管對串 聯(lián)連接的η溝道晶體管NO。下拉網(wǎng)絡(luò)可以耦合在輸出端OUT和具有地電壓Vss(比如，O伏特)的地電源線路(地線)之間。第一晶體管對可以包括串聯(lián)連接的η溝道晶體管NI和Ν2，而第二晶體管對可以包括串聯(lián)連接的η溝道晶體管Ν3和Ν4。晶體管Ν2和Ν4可以分別具有連接至地線的源極端子。晶體管NI和Ν4可以具有由第一輸入信號INl控制的柵極。晶體管Ν2和Ν3可以具有由第二輸入信號ΙΝ2控制的柵極。承載以這種方式被路由的信號INl和ΙΝ2的輸入線路可以被稱作具有對稱(縱橫交錯)的路由配置。晶體管NO可以具有由使能信號EN控制的柵極。門50的上拉網(wǎng)絡(luò)相對于信號INl和ΙΝ2中的改變而固有地對稱，因?yàn)榫w管Pl和Ρ2是并聯(lián)連接的。門50的具有縱橫交錯配置的下拉網(wǎng)絡(luò)均衡信號INl和ΙΝ2中的改變的傳播時間。因?yàn)殚T50的第一和第二輸入端從門48和60接收反相的時鐘脈沖(圖4),所以以這種方式形成門50可以生成具有基本相等的脈沖寬度的正邊沿觸發(fā)的時鐘脈沖和負(fù)邊沿觸發(fā)的時鐘脈沖。除了設(shè)計脈沖發(fā)生器以最小化本地占空比失真以外，還期望最小化時鐘網(wǎng)絡(luò)中的占空比失真。自適應(yīng)占空比失真校正電路26可以用來調(diào)節(jié)時鐘緩沖器(驅(qū)動器)14的上拉和下拉驅(qū)動強(qiáng)度，以便信號RCLK’經(jīng)歷最小的占空比失真，如圖6所示。D⑶校正電路26可以通過線路28接收信號RCLK’。如果RCLK’的占空比大于50% (比如，高時鐘相位比低時鐘相位相對更長)，則電路26將調(diào)節(jié)時鐘緩沖器14以使其高時鐘相位相對于其低時鐘相位稍微縮短，使得RCLK’的占空比更接近50%。如果RCLK’的占空比小于50% (比如，高時鐘相位比低時鐘相位相對更短)，則電路26將調(diào)節(jié)時鐘緩沖器14以使其高時鐘相位相對于其低時鐘相位稍微延長，使得RCLK’的占空比更接近50%。D⑶校正電路26可以包括第一寄存器傳輸電路比如高時鐘相位寄存器傳輸電路66、第二寄存器傳輸電路比如低時鐘相位寄存器傳輸電路68、和控制電路90?？梢哉J(rèn)為時鐘緩沖器14形成控制電路90的一部分。時鐘緩沖器14被顯示為單個反相器，但是可以包括多級。寄存器傳輸電路66和68可以分別包括延遲電路82。延遲電路82可以提供近似等于半個時鐘周期的延遲。高時鐘相位寄存器傳輸電路66可以在其輸出端生成誤差信號ERRH。如果高時鐘相位(即，高時鐘相位的持續(xù)時間)大于延遲電路82的延遲，則信號ERRH為低。如果高時鐘相位小于延遲電路82的延遲，則信號ERRH為高。電路66可以包括測試數(shù)據(jù)發(fā)生電路70。測試數(shù)據(jù)發(fā)生可以包括觸發(fā)器(flip-flop) 74和反相器76。觸發(fā)器74可以具有輸出端，該輸出端通過反相器76反饋至其輸入端。測試數(shù)據(jù)發(fā)生電路70可以使用該反饋配置生成測試數(shù)據(jù)流，該測試數(shù)據(jù)流在其輸出端在邏輯“I”和“O”之間來回切換。測試數(shù)據(jù)發(fā)生電路70可以改變信號RCLK’的上升時鐘邊沿處的值，因?yàn)橛|發(fā)器74是由RCLK’控制的正邊沿觸發(fā)的觸發(fā)器(比如，見圖6)。寄存器傳輸電路66可以包括第一和第二負(fù)邊沿觸發(fā)的觸發(fā)器84，其分別從測試數(shù)據(jù)發(fā)生電路70接收測試數(shù)據(jù)和延遲的測試數(shù)據(jù)(比如，通過延遲電路82饋送的延遲版本的測試數(shù)據(jù))。觸發(fā)器84可以在信號RCLK’的下降時鐘邊沿處鎖存各自的測試數(shù)據(jù)。誤差檢測電路，比如邏輯異或(XOR)門88可以從第一和第二觸發(fā)器84接收信號，并且可以在其輸出端生成誤差信號ERRH。如果在下降時鐘邊沿處的測試數(shù)據(jù)和延遲的測試數(shù)據(jù)的信號值不同(比如，如果高時鐘相位短于延遲電路82的延遲)，則信號ERRH為高。如果在下降時鐘邊沿處的測試數(shù)據(jù)和延遲的測試數(shù)據(jù)的信號值相同(比如，如果高時鐘相位大于延遲電路82的延遲)，則信號ERRH為低。低時鐘相位寄存器傳輸電路68可以在其輸出端生成誤差信號ERRL。如果低時鐘相位(即，低時鐘相位的持續(xù)時間)大于延遲電路82的延遲，則信號ERRL為低。如果低時鐘相位短于延遲電路82的延遲，則信號ERRL為高。電路68可以包括測試數(shù)據(jù)發(fā)生電路72。測試數(shù)據(jù)發(fā)生可以包括觸發(fā)器78和反相器80。觸發(fā)器78可以具有輸出端，該輸出端通過反相器80反饋至其輸入端。測試數(shù)據(jù)發(fā)生電路72可以使用該反饋配置生成測試數(shù)據(jù)流，該測試數(shù)據(jù)流在其輸出端處在邏輯“I”和“O”之間來回切換。測試數(shù)據(jù)發(fā)生電路72可以在信號RCLK’的下降時鐘邊沿處改變值，因?yàn)橛|發(fā)器78是負(fù)邊沿觸發(fā)的觸發(fā)器。寄存器傳輸電路68可以包括第一和第二正邊沿觸發(fā)的觸發(fā)器86，這些觸發(fā)器86分別從測試數(shù)據(jù)發(fā)生電路72接收測試數(shù)據(jù)和延遲的測試數(shù)據(jù)(比如，通過延遲電路82饋送的延遲版本的測試數(shù)據(jù))。觸發(fā)器86可以在信號RCLK’的上升時鐘邊沿鎖存各自的測試數(shù)據(jù)。邏輯XOR門88可以從第一和第二觸發(fā)器86接收信號并且在其輸出端可以生成誤差信號ERRL。如果在上升時鐘邊沿處的測試數(shù)據(jù)和延遲的測試數(shù)據(jù)的信號值不同(比如，如果低時鐘相位短于延遲電路82的延遲)，則信號ERRL為高。如果上升時鐘邊沿處的測試數(shù)據(jù)和延遲的測試數(shù)據(jù)的信號值相同(比如，如果低時鐘相位大于延遲電路82的延遲)，則信號ERRL為低。控制電路90從寄存器傳輸電路66和68接收誤差信號ERRH和ERRL，并通過線路30提供控制信號以控制時鐘緩沖器14 (其可以被認(rèn)為形成自適應(yīng)D⑶校正電路26的一部分)，如圖6所示。基于誤差信號值，控制電路90可以確定由延遲電路82提供的延遲是否過短(比如，延遲小于半個時鐘周期)或所述延長是否過長(比如，延遲大于半個時鐘周期)。IttU,當(dāng)誤差信號ERRH和ERRL同時為低時，可以推測高時鐘相位和低時鐘相位都大于延遲電路82的延遲。這只有當(dāng)電路82的延遲小于半個時鐘周期時才會發(fā)生?？紤]另一個示例，其中誤差信號ERRH和ERRL都為高。這意味著高時鐘相位和低時鐘相位都小于延遲電路82的延遲。這只有當(dāng)延遲電路82的延遲大于半個時鐘周期時才會發(fā)生。通過響應(yīng)于信號ERRH和ERRL在線路92上提供一個或更多個控制信號，控制電路90可以調(diào)節(jié)延遲電路82的延遲。如果電路90檢測到電路82的延遲太短，則電路90將控制延遲電路82以增加延遲。如果電路90檢測到電路82的延遲太長，則電路90將控制延遲電路82以減小所述延遲。圖7和圖8是當(dāng)RCLK’高度扭曲以致高相位短于Tdeuy (比如，延遲電路82提供的延遲)和低相位長于Tdeuy時寄存器傳輸電路66和68的操作期間的相關(guān)信號的狀態(tài)的時序圖。圖7不出了高時鐘相位寄存器傳輸電路66中的相關(guān)信號波形。在時間tl,信號RCLK’升為高并且觸發(fā)測試數(shù)據(jù)發(fā)生電路70 (圖6)以切換測試數(shù)據(jù)DATAH (比如，測試數(shù)據(jù)DATAH變成新的值)。在時間t2，RCLK’降為低。這時可以比較測試數(shù)據(jù)DATAH和延遲的 測試數(shù)據(jù)DATAH’(比如，由延遲電路82延遲的測試數(shù)據(jù)DATAH的延遲版本)。延遲Tdeuy可以具有的持續(xù)時間近似等于時鐘周期的三分之一(作為示例)。在這種情況下，誤差信號ERRH將為高，因?yàn)閿?shù)據(jù)DATAH’延遲持續(xù)時間TDEUY，該持續(xù)時間Tdelay長于高時鐘相位(B卩，從tl到t2的時間周期)。在時間t3，延遲的數(shù)據(jù)DATAH’在Tdeuy之后升為高。由Th指示的從t2到t3的時間周期顯示出為了使ERRH為低信號RCLK’的高時鐘相位需要被延長的時間量。圖8不出了低時鐘相位寄存器傳輸電路68中的相關(guān)信號波形。在時間tl,信號RCLK’升為高。在時間t2，RCLK’降為低并且觸發(fā)測試數(shù)據(jù)發(fā)生電路72 (圖6)以切換測試數(shù)據(jù)DATAL (比如，測試數(shù)據(jù)DATAL變成新的值)。在時間t3，延遲的測試數(shù)據(jù)DATAL’(比如，由延遲電路82延遲的測試數(shù)據(jù)DATAL的延遲版本)可以變成所述新的值。從t2到t3的時間周期等于延遲Tdelay (比如，與圖7所示的延遲量相同)。在時間t4，信號RCLK’升為高。這時可以比較測試數(shù)據(jù)DATAL和延遲的測試數(shù)據(jù)DATAL’。在這種情況下，誤差信號ERRL將為低，因?yàn)榈蜁r鐘相位(S卩，從t2到t4的時間周Si)長于延遲TDEUY。由 Υ指示的從t3到t4的時間差顯示出為了使ERRL為高信號RCLK’的低時鐘相位需要縮短的時間量。圖7和圖8中說明的情況可以對應(yīng)于時鐘緩沖器控制設(shè)置CLK_CTRL的值為11的行，如圖9中表格所示。時鐘緩沖器控制信號CLK_CTRL調(diào)節(jié)時鐘緩沖器14以在緩沖器14的輸出端生成具有不同占空比的時鐘信號。如，具有低值的CLK_CTRL (比如，值為11河以對應(yīng)于具有相對于其低時鐘相位的短高時鐘相位的RCLK’(即，RCLK’將具有低占空比百分率)。具有高值的CLK_CTRL (比如，值為25)可以對應(yīng)于具有相對于其高時鐘相位的短低時鐘相位的本地信號RCLK’(即，RCLK’將具有高占空比百分率)。通常來說，隨著信號CLK_CTRL的值的增加，高時鐘相位增加，同時低時鐘相位減小相同的量。Itia,當(dāng)信號CLK_CTRL的值從11增加到15時(比如，圖7的時間周期Th逐漸減小，因?yàn)門delay保持恒定時高時鐘相位增加)，誤差信號ERRH為高。當(dāng)信號CLK_CTRL的值大于15時，信號ERRH變?yōu)榈?，因?yàn)楦邥r鐘相位大于Tdeuy，其將測試數(shù)據(jù)比較的時間擴(kuò)展至數(shù)據(jù)DATAH和DATAH’兩者相等的時間。相似地，當(dāng)信號CLK_CTRL的值從11增加到22時(比如，圖8的持續(xù)時間IY逐漸減小，因?yàn)門delay保持恒定時高時鐘相位增加)，誤差信號ERRL為低。當(dāng)信號CLK_CTRL的值大于22時，信號ERRL變?yōu)楦撸驗(yàn)榈蜁r鐘相位短于Tdeuy，其將測試數(shù)據(jù)比較的時間擴(kuò)展至數(shù)據(jù)DATAH和DATAH’不相等的時間。高時鐘相位應(yīng)該在信號ERRL的值變化之前被增大更大的量，因?yàn)殡娐?2的延遲短于半個時鐘周期。在這個示例中，當(dāng)CLK_CTRL的值在16到22的范圍內(nèi)時，誤差信號ERRH和ERRL可以都為低，如圖9中區(qū)間94所示。僅當(dāng)延遲電路82的延遲小于半個時鐘周期時，才能夠生成如區(qū)間94的其中兩種誤差信號都是“O”的區(qū)間。通常來說，很難將圖6的延遲電路82配置成精確匹配半個時鐘周期，因?yàn)殡x散延遲設(shè)置是有限數(shù)目的，并且其中的任何離散延遲設(shè)置均不能完美地匹配任意的時鐘周期。結(jié)果是，可以容忍少量錯配。比如，當(dāng)延遲近似等于半個時鐘周期時，可以存在小范圍的CLK_CTRL值，其中誤差信號ERRH和ERRL都為低(如果延遲稍微小于半個時鐘周期)或都為高(如果延遲稍微大于半個時鐘周期)。一旦出現(xiàn)了這種情況，可能期望在最優(yōu)點(diǎn)處操作自適應(yīng)DCD校正電路26，所述最優(yōu)點(diǎn)近似處于兩個誤差信號均為低或高的范圍的中心。該最 優(yōu)操作點(diǎn)產(chǎn)生具有良好匹配的時鐘相位的信號RCLK’(比如，最優(yōu)點(diǎn)為信號RCLK’提供大約50%的占空比)。如，考慮這種情況，其中延遲電路82的延遲稍微大于半個時鐘周期。圖10和圖11是示出了當(dāng)延遲電路82的延遲稍微大于半個時鐘周期時在寄存器傳輸電路66和68的操作期間的相關(guān)信號的狀態(tài)的時序圖(比如，電路82的延遲可以是時鐘周期的7/12)。圖10不出了高時鐘相位寄存器傳輸電路66中的相關(guān)的信號波形。在時間tl,信號RCLK’升為高并且觸發(fā)測試數(shù)據(jù)發(fā)生電路70 (圖6)以切換測試數(shù)據(jù)DATAH。在時間t2，RCLK’降為低。這時可以比較測試數(shù)據(jù)DATAH和延遲的測試數(shù)據(jù)DATAH’。在這種情況下，誤差信號ERRH將為高，因?yàn)閿?shù)據(jù)DATAH’延遲持續(xù)時間TDEUY，該持續(xù)時間Tdelay長于高時鐘相位(B卩，從tl到t2的時間周期)。在時間t3，延遲的數(shù)據(jù)DATAH’在Tdeuy之后升為高。延遲Tdelay可以具有約為時鐘周期的7/12的持續(xù)時間(作為示例)。由Th指示的從t2到t3的時間周期顯示出為了使ERRH為低信號RCLK’的高時鐘相位需要被延長的時間量。圖11不出了低時鐘相位寄存器傳輸電路68中的相關(guān)信號波形。在時間tl,信號RCLK’升為高。在時間t2，RCLK’降為低并且觸發(fā)測試數(shù)據(jù)發(fā)生電路72 (圖6)以切換測試數(shù)據(jù)DATAL為新的值。在時間t3，延遲的測試數(shù)據(jù)DATAL’(比如，延遲Tdeuy的測試數(shù)據(jù)DATAL的延遲版本)可以變?yōu)樗鲂碌闹?。在時間t4，信號RCLK’升為高。這時可以比較測試數(shù)據(jù)DATAL和延遲的測試數(shù)據(jù)DATAL’。在這種情況下，誤差信號ERRL將為低，因?yàn)榈蜁r鐘相位(S卩，從t2到t4的時間周Si)長于延遲TDEUY。從t3到t4的時間差I(lǐng)Y對應(yīng)于為了使ERRH為高信號RCLK’的低時鐘相位需要被縮短的時間量。圖10和圖11中示出的情況可以對應(yīng)于時鐘緩沖器控制信號CLK_CTRL的值為11的行，如圖12中表格所示。當(dāng)信號CLK_CTRL的值從11增加到22時(比如，圖7的Th逐漸減小，因?yàn)門deuy保持恒定時高時鐘相位增加)，誤差信號ERRH可以為高。當(dāng)信號CLK_CTRL的值大于20時，信號ERRH變?yōu)榈停驗(yàn)楦邥r鐘相位大于Tdeuy,其將測試數(shù)據(jù)比較的時間擴(kuò)展至數(shù)據(jù)DATAH和DATAH’兩者相等的時間。
相似地，當(dāng)信號CLK_CTRL的值從11增加到17時(比如，圖8的IY逐漸減小，因?yàn)門delay保持恒定時高時鐘相位增加)，誤差信號ERRL可以為低。當(dāng)CLK_CTRL的值大于17時，信號ERRL變?yōu)楦?，因?yàn)榈蜁r鐘相位短于Tdeuy，其將測試數(shù)據(jù)比較的時間設(shè)置成數(shù)據(jù)DATAH和DATAH’不等的時間。高時鐘相位應(yīng)該在信號ERRH的值變化之前增加更大的量(參見比如圖10和11，Th稍長于IV)，因?yàn)殡娐?2的延遲稍微大于半個時鐘周期。在該示例中，當(dāng)CLK_CTRL的值在18到20的范圍內(nèi)時，誤差信號ERRH和ERRL可以均為高，如圖12中比較小的重疊區(qū)域96所示。僅當(dāng)延遲電路82的延遲大于半個時鐘周期時才能夠生成其中兩種誤差信號均為“I”的重疊，比如重疊96?？赡芷谕僮髯赃m應(yīng)D⑶校正電路26以在控制線路30上提供具有對應(yīng)于所述小的重疊區(qū)域96的中點(diǎn)的值的設(shè)置CLK_CTRL。如，值為19的信號CLK_CTRL可以配置時鐘緩沖器14以提供具有最小占空比失真的信號RCLK’。在校正電路26的操作期間，控制電路90可以動態(tài)地連續(xù)調(diào)節(jié)延遲電路82的延遲。比如，當(dāng)控制電路90確定電路82的延遲稍微長于半個時鐘周期時，控制電路90可以 使電路82的延遲縮短很小量。這樣做會引起CLK_CTRL的值都為低的小區(qū)間。最優(yōu)操作點(diǎn)將相似地對應(yīng)于該小區(qū)間區(qū)域的中點(diǎn)并且可以為信號RCLK’提供最小占空比失真。自適應(yīng)D⑶校正電路26通過調(diào)節(jié)時鐘緩沖器14的上拉和下拉驅(qū)動強(qiáng)度而調(diào)節(jié)本地信號RCLK’的占空比。比如，通過減小緩沖器14的上拉驅(qū)動強(qiáng)度，信號CLK的上升時間減少，這有效地縮短了高時鐘相位并延長了低時鐘相位。同樣地，緩沖器14的下拉驅(qū)動強(qiáng)度可以被減小，并且有效地延長高時鐘相位并縮短低時鐘相位。圖13示出了時鐘緩沖器14的一個說明性電路實(shí)施方式。比如，緩沖器14可以包括反相器，該反相器后跟隨著第一、第二和第三類似反相器電路。該反相器具有耦合在正極電源線和地線之間的P溝道晶體管PO和η溝道晶體管NO。晶體管PO和NO可以具有連接至?xí)r鐘緩沖器14的輸入端IN的柵極并且可以具有連接至緩沖器14的輸出端OUT的漏極端子。每個類似反相器電路可以具有耦合在正極電源線和OUT之間的第一和第二串聯(lián)的P溝道晶體管并且可以具有耦合在OUT和地線之間的第一和第二串聯(lián)的η溝道晶體管。t匕如，第一類似反相器電路具有耦合在電源線和OUT之間的P溝道晶體管Pl和ΡΓ并且具有耦合在OUT和地線之間的η溝道晶體管NI和NI’。第二類似反相器電路具有耦合在電源線和OUT之間的P溝道晶體管Ρ2和Ρ2’并且具有耦合在OUT和地線之間的η溝道晶體管Ν2和Ν2’。第三類似反相器電路具有耦合在電源線和OUT之間的P溝道晶體管Ρ3和Ρ3’并且具有耦合在OUT和地線之間的η溝道晶體管Ν3和Ν3’。晶體管Ρ1、Ρ2、Ρ3、Ν1、Ν2和Ν3可以具有連接至輸入端IN的柵極。第一類似反相器電路的晶體管ΡΓ和NI’可以具有由數(shù)據(jù)位Dl控制的柵極。第二類似反相器電路的晶體管Ρ2’和Ν2’可以具有由數(shù)據(jù)位D2控制的柵極。第三類似反相器電路的晶體管Ρ3’和Ν3’可以具有由數(shù)據(jù)位D3控制的柵極。數(shù)據(jù)位Dl、D2和D3代表通過線路30從控制電路90提供的控制數(shù)據(jù)?？刂茢?shù)據(jù)位可以用來配置時鐘緩沖器14的上拉和下拉驅(qū)動強(qiáng)度。比如，如果三個數(shù)據(jù)位都設(shè)置成“111”，則將增加緩沖器14的下拉驅(qū)動強(qiáng)度(比如，將使能下拉路徑中所有的η溝道晶體管)以縮短高時鐘相位并延長低時鐘相位(以減小占空比)。如果三個數(shù)據(jù)位都設(shè)置成“000”，則將增加緩沖器14的上拉驅(qū)動強(qiáng)度(比如，將使能上拉路徑中所有的P溝道晶體管)以相對于低時鐘相位延長高時鐘相位(以增加占空比)。圖13的時鐘緩沖器14僅僅是說明性的?？梢孕纬扇我鈹?shù)目的類似反相器電路以提供任意期望大小的上拉/下拉驅(qū)動強(qiáng)度可配置性。在其他的變體中，控制信號或多個控制信號可以是模擬電壓而非數(shù)字邏輯值。當(dāng)DATAL或DATAH的上升或下降邊沿中任一個超過所述延遲時，圖6的電路檢測到誤差。由于電路在上升和下降邊沿的延遲可以不同，所以ERRL和ERRH可以在連續(xù)的周期中生成交替的O和I值。為了避免通過延遲電路82緊密地匹配上升延遲和下降延遲的需要，可以布置為只使用一個邊沿，比如只使用上升邊沿。這可以通過用反相器和AND門替換電路88來完成?？商鎿Q地，控制電路90可以配置為使得其在存在不相等的上升和下降延遲的情況下，比如通過對信號ERRL和ERRH的連續(xù)時鐘周期值進(jìn)行“或”運(yùn)算，或通過當(dāng)對應(yīng)的信號DATAL或DATAH是某特定值(比如，“O”或“I”)時只采樣信號ERRL和ERRH而正確地操作。圖14示出了自適應(yīng)D⑶校正電路的另一個合適的布置。如圖14所示，D⑶校正電路65可以連接至PLL 12的輸出端。電路65可以包括延遲電路，比如直接從PLL 12接收原始時鐘信號的延遲電路98。延遲電路98可以在線路106上輸出由PLL 12生成的時鐘信號的延遲版本。第一相位檢測器，比如上升邊沿(正邊沿)相位檢測器10可以具有通過線路106接收延遲的時鐘信號的第一輸入端并且可以具有通過線路28接收信號RCLK’的第二輸入端。上升邊沿相位檢測器100可以在其輸入端比較兩個時鐘信號的上升邊沿，并且基于該比較輸出控制電路102的結(jié)果。比如，如果線路106上的延遲的時鐘信號的上升邊沿在RCLKlA上升邊沿之前到來，則相位檢測器100可以輸出“O”到控制電路102 (作為一個示例)。如果線路106上的延遲的時鐘信號的上升邊沿在RCLK’的上升邊沿之后到來，則相位檢測器100可以輸出“I”到控制電路102?？刂齐娐?02可以用來調(diào)節(jié)電路98的延遲，使得線路106上提供的延遲的時鐘信號與RCLK’相位鎖定。換句話說，在這種反饋(環(huán))配置中連接的相位檢測器100和控制電路102可以調(diào)節(jié)電路98的延遲，使得線路106上的延遲信號的上升時鐘邊沿和RCLK’的上升時鐘邊沿對齊(匹配)。控制塊102可以調(diào)節(jié)延遲電路98以提供延遲，該延遲近似等于通過時鐘分布網(wǎng)絡(luò)的信號傳播延遲。延遲電路98、相位檢測器100和控制電路102有時可以稱作形成延遲鎖定環(huán)路(DLL)。自適應(yīng)D⑶校正電路65還可以包括第二相位檢測器，比如連接至控制電路110的下降邊沿(負(fù)邊沿)相位檢測器108。下降邊沿相位檢測器108可以具有通過線路106接收延遲的時鐘信號的第一輸入端并且可以具有通過線路28接收信號RCLK’的第二輸入端。這兩個時鐘信號的上升邊沿已經(jīng)被相位檢測器100和控制電路102對齊。相位檢測器108可以在其輸入端比較兩個時鐘信號的下降邊沿，并且基于該比較輸出對應(yīng)的結(jié)果到控制電路110。比如，如果線路106上的延遲的時鐘信號的下降邊沿在RCLK’的下降邊沿之前到來，貝IJ相位檢測器108可以輸出“O”到控制電路110 (作為示例)。如果線路106上的延遲的時鐘信號的下降邊沿在RCLK’的下降邊沿之后到來，則相位檢測器108可以輸出“I”到控制電路110。
線路106上的延遲的時鐘信號是具有與PLL 12的輸出相等的占空比的時鐘信號，因?yàn)樵撗舆t的時鐘信號在PLL 12的輸出端附近生成(比如，線路106上的延遲的時鐘信號由于噪聲和其他耦合機(jī)構(gòu)而相對未失真)，并且延遲98經(jīng)設(shè)計具有緊密匹配的上升和下降延遲。因此，控制電路110可以在線路112上提供控制信號以控制連接至PLL 12的輸出端的時鐘緩沖器14’。特別地，控制電路110可以動態(tài)地調(diào)節(jié)緩沖器14’的下拉驅(qū)動強(qiáng)度以轉(zhuǎn)換信號RCLK’的下降邊沿，使得RCLK’的下降邊沿與線路106上的延遲的時鐘信號的下降邊沿對齊。將信號RCLK’和線路106上的延遲的時鐘信號的上升邊沿和下降邊沿對齊導(dǎo)致這樣的情況，其中信號RCLK’顯示出最小占空比失真，因?yàn)榫€路106上的延遲的時鐘信號具有與PLL輸出端相同的占空比(比如，以這種方式自適應(yīng)地調(diào)節(jié)時鐘緩沖器14’有效地將高時鐘相位鎖定到半個時鐘周期)。額外實(shí)施例額外實(shí)施例1:一種集成電路，包括時鐘分布網(wǎng)絡(luò)，所述時鐘分布網(wǎng)絡(luò)接收時鐘信號并且提供多個對應(yīng)的本地時鐘信號；多個時鐘脈沖發(fā)生器，其中每個時鐘脈沖發(fā)生器均接收相應(yīng)的一個本地時鐘信號并生成對應(yīng)的時鐘脈沖；以及占空比失真校正電路，所述占空比失真校正電路調(diào)節(jié)提供給所述時鐘分布網(wǎng)絡(luò)的所述時鐘信號。額外實(shí)施例2 :根據(jù)額外實(shí)施例1所述的集成電路，還包括鎖相環(huán)，所述鎖相環(huán)向所述占空比失真校正電路提供時鐘輸入，其中所述占空比失真校正電路調(diào)節(jié)所述時鐘輸入以生成提供給所述時鐘分布網(wǎng)絡(luò)的時鐘信號。額外實(shí)施例3 :根據(jù)額外實(shí)施例2所述的集成電路，其中所述鎖相環(huán)提供的所述時鐘輸入具有給定的占空比并且其中所述占空比失真校正電路包括調(diào)節(jié)所述時鐘信號以便所述本地時鐘信號顯示出與給定占空比相等的占空比的電路。額外實(shí)施例4 :根據(jù)額外實(shí)施例1所述的集成電路，還包括輸入輸出引腳，所述輸入輸出引腳提供時鐘輸入給所述占空比失真校正電路，其中所述占空比失真校正電路調(diào)節(jié)所述時鐘輸入以生成提供給所述時鐘分布網(wǎng)絡(luò)的所述時鐘信號。額外實(shí)施例5 :根據(jù)額外實(shí)施例4所述的集成電路，其中所述輸入輸出引腳提供的所述時鐘輸入具有給定的占空比，并且其中所述占空比失真校正電路包括調(diào)節(jié)所述時鐘信號以便所述本地時鐘信號顯示出與給定占空比相等的占空比的電路。額外實(shí)施例6 :根據(jù)額外實(shí)施例1所述的集成電路，還包括多個電平敏感脈沖鎖存器，所述電平敏感脈沖鎖存器接收由所述多個時鐘脈沖發(fā)生器生成的所述時鐘脈沖。額外實(shí)施例7 :根據(jù)額外實(shí)施例1所述的集成電路,其中所述占空比失真校正電路包括調(diào)節(jié)所述時鐘信號以便所述本地時鐘信號顯示出50%的占空比的電路。額外實(shí)施例8 :根據(jù)額外實(shí)施例1所述的集成電路，還包括反饋路徑，其中所述占空比失真校正電路通過所述反饋路徑接收多個本地時鐘信號。額外實(shí)施例9 :根據(jù)額外實(shí)施例1所述的集成電路,其中所述占空比失真校正電路包括時鐘緩沖器，所述時鐘緩沖器具有輸出端，其中所述時鐘緩沖器在其輸出端提供所述時鐘信號到所述時鐘分布網(wǎng)絡(luò)，并且其中所述占空比失真校正電路調(diào)節(jié)所述時鐘緩沖器以便所述本地時鐘信號顯示出50%的占空比。額外實(shí)施例10 :根據(jù)額外實(shí)施例1所述的集成電路,其中所述占空比失真校正電路包括第一寄存器傳輸電路，所述第一寄存器傳輸電路具有第一延遲電路；第二寄存器傳輸電路，所述第二寄存器傳輸電路具有第二延遲電路；和控制電路，所述控制電路連接至所述第一和第二寄存器傳輸電路，其中所述控制電路調(diào)節(jié)所述第一和第二延遲電路并且其中所述控制電路生成提供給所述時鐘分布網(wǎng)絡(luò)的所述時鐘信號。額外實(shí)施例11 :一種集成電路，包括多個脈沖鎖存器，其中每個脈沖鎖存器均具有時鐘脈沖輸入端；時鐘分布網(wǎng)絡(luò)，所述時鐘分布網(wǎng)絡(luò)分布多個本地時鐘信號；和多個雙邊沿時鐘脈沖發(fā)生器,其中每個雙邊沿時鐘脈沖發(fā)生器均接收相應(yīng)的一個本地時鐘信號并響應(yīng)于所述本地時鐘信號的上升和下降邊沿生成對應(yīng)的時鐘脈沖，其中所述多個脈沖鎖存器的所述時鐘脈沖輸入端接收所述時鐘脈沖。額外實(shí)施例12 :根據(jù)額外實(shí)施例11所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每個都包括延遲電路，所述延遲電路生成由雙邊沿時鐘脈沖發(fā)生器接收的多個延遲版本的所述本地時鐘信號。額外實(shí)施例13 :根據(jù)額外實(shí)施例12所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每個還包括多路復(fù)用器，所述多路復(fù)用器連接至所述延遲電路。額外實(shí)施例14 :根據(jù)額外實(shí)施例13所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每個還包括第一邏輯門，所述第一邏輯門具有接收第一控制信號的第一輸入端，從所述多路復(fù)用器接收第一延遲時鐘信號的第二輸入端，接收所述本地時鐘信號的第三輸入端，和輸出端；和第二邏輯門，所述第二邏輯門具有接收第二控制信號的第一輸入端，從所述多路復(fù)用器接收第二延遲時鐘信號的第二輸入端，接收所述本地時鐘信號的第三輸入端，和輸出端。額外實(shí)施例15 :根據(jù)額外實(shí)施例14所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每個還包括第一傳輸門；和第二傳輸門，其中所述第一邏輯門的所述第三輸入端通過所述第一傳輸門接收所述本地時鐘信號，并且其中所述第二邏輯電路的所述第二輸入端通過所述第二傳輸門接收所述第二延遲時鐘信號。額外實(shí)施例16 :根據(jù)額外實(shí)施例14所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每個還包括第三邏輯門，所述第三邏輯門具有連接至所述第一邏輯門的所述輸出端的第一輸入端，連接至所述第二邏輯門的所述輸出端的第二輸入端，和連接至所述多個脈沖鎖存器中對應(yīng)的一個脈沖鎖存器的時鐘脈沖輸入端的輸出端。額外實(shí)施例17 :根據(jù)額外實(shí)施例13所述的集成電路，還包括可調(diào)節(jié)的時鐘緩沖器，所述可調(diào)節(jié)的時鐘緩沖器提供時鐘信號給所述時鐘分布網(wǎng)絡(luò)。額外實(shí)施例18 :根據(jù)額外實(shí)施例17所述的集成電路，還包括控制電路，所述控制電路接收一個本地時鐘信號作為反饋信號并且調(diào)節(jié)所述時鐘緩沖器以校正所述本地時鐘
號中的占空比失真。額外實(shí)施例19 :一種集成電路，包括時鐘分布網(wǎng)絡(luò)，所述時鐘分布網(wǎng)絡(luò)接收輸入信號和提供多個對應(yīng)的時鐘信號；多個時鐘脈沖發(fā)生器，其中每個時鐘脈沖發(fā)生器均接收相應(yīng)的一個時鐘信號并生成對應(yīng)的時鐘脈沖；和占空比失真校正電路，所述占空比失真校正電路調(diào)節(jié)提供給所述時鐘分布網(wǎng)絡(luò)的所述輸入信號，其中所述占空比失真調(diào)節(jié)電路包括延遲鎖定環(huán)路。額外實(shí)施例20 :根據(jù)額外實(shí)施例19所述的集成電路，其中所述延遲鎖定環(huán)路包括延遲電路，所述延遲電路接收所述輸入信號并生成延遲時鐘，所述延遲時鐘是所述輸入信 號的延遲版本。
額外實(shí)施例21 :根據(jù)額外實(shí)施例20所述的集成電路，其中所述延遲鎖定環(huán)路包括 第一相位檢測器和第一控制電路，并且其中所述第一控制電路調(diào)節(jié)所述延遲電路以便所述 延遲時鐘的上升邊沿和相應(yīng)的一個所述時鐘信號的上升邊沿對齊。
額外實(shí)施例22 :根據(jù)額外實(shí)施例21所述的集成電路，其中所述占空比失真校正電 路還包括時鐘緩沖器、第二相位檢測器和第二控制電路，其中所述第二控制電路調(diào)節(jié)所述 時鐘緩沖器以便所述延遲時鐘的下降邊沿和相應(yīng)的一個所述時鐘信號的下降邊沿對齊。
前述僅僅是本發(fā)明原理的說明，而本領(lǐng)域技術(shù)人員可以做出各種變化而不會背離 被本發(fā)明的精神和范圍。前述實(shí)施例可以單獨(dú)實(shí)施，或者也可以以任意組合實(shí)施。
權(quán)利要求
1.一種集成電路，包括時鐘分布網(wǎng)絡(luò)，所述時鐘分布網(wǎng)絡(luò)可操作為接收時鐘信號并且可操作為提供多個對應(yīng)的本地時鐘信號；多個時鐘脈沖發(fā)生器，所述多個時鐘脈沖發(fā)生器中的每個可操作為接收所述多個對應(yīng)的本地時鐘信號中相應(yīng)的一個并且可操作為生成對應(yīng)的時鐘脈沖；和占空比失真校正電路，所述占空比失真校正電路可操作為調(diào)節(jié)被提供給所述時鐘分布網(wǎng)絡(luò)的所述時鐘信號。
2.根據(jù)權(quán)利要求1所述的集成電路，還包括鎖相環(huán)，所述鎖相環(huán)可操作為提供時鐘輸入到所述占空比失真校正電路，其中所述占空比失真校正電路可操作為調(diào)節(jié)所述時鐘輸入以生成被提供給所述時鐘分布網(wǎng)絡(luò)的所述時鐘信號。
3.根據(jù)權(quán)利要求2所述的集成電路，其中由所述鎖相環(huán)提供的所述時鐘輸入具有給定占空比，并且其中所述占空比失真校正電路包括可操作為調(diào)節(jié)所述時鐘信號的電路，其中調(diào)節(jié)所述時鐘信號使所述多個對應(yīng)的本地時鐘信號的占空比變?yōu)榈扔谒鼋o定占空比。
4.根據(jù)權(quán)利要求1所述的集成電路，還包括輸入輸出引腳，所述輸入輸出引腳可操作為提供時鐘輸入給所述占空比失真校正電路，其中所述占空比失真校正電路可操作為調(diào)節(jié)所述時鐘輸入以生成被提供給所述時鐘分布網(wǎng)絡(luò)的所述時鐘信號。
5.根據(jù)權(quán)利要求4所述的集成電路，其中由所述輸入輸出引腳提供的所述時鐘輸入具有給定的占空比，并且其中所述占空比失真校正電路包括可操作為調(diào)節(jié)所述時鐘信號的電路，其中調(diào)節(jié)所述時鐘信號使所述多個對應(yīng)的本地時鐘信號的占空比變?yōu)榈扔谒鼋o定占空比。
6.根據(jù)權(quán)利要求1所述的集成電路，還包括多個電平敏感脈沖鎖存器，所述多個電平敏感脈沖鎖存器可操作為接收由所述多個時鐘脈沖發(fā)生器生成的所述時鐘脈沖。
7.根據(jù)權(quán)利要求1所述的集成電路，其中所述占空比失真校正電路包括可操作為調(diào)節(jié)所述時鐘信號的電路，其中調(diào)節(jié)所述時鐘信號使所述多個對應(yīng)的本地時鐘信號的占空比變?yōu)榈扔?0%的占空比。
8.根據(jù)權(quán)利要求1所述的集成電路，還包括反饋路徑，其中所述占空比失真校正電路可操作為通過所述反饋路徑接收所述多個對應(yīng)的本地時鐘信號。
9.根據(jù)權(quán)利要求1所述的集成電路，其中所述占空比失真校正電路包括時鐘緩沖器， 所述時鐘緩沖器具有輸出端，其中所述時鐘緩沖器可操作為在其輸出端提供所述時鐘信號給所述時鐘分布網(wǎng)絡(luò)，并且其中所述占空比失真校正電路可操作為調(diào)節(jié)所述時鐘緩沖器， 其中調(diào)節(jié)所述時鐘緩沖器使所述多個對應(yīng)的本地時鐘信號的占空比變?yōu)榈扔?0%的占空比。
10.根據(jù)權(quán)利要求1所述的集成電路，其中所述占空比失真校正電路包括第一寄存器傳輸電路，所述第一寄存器傳輸電路具有第一延遲電路；第二寄存器傳輸電路，所述第二寄存器傳輸電路具有第二延遲電路；和控制電路，所述控制電路耦合到所述第一和第二寄存器傳輸電路，其中所述控制電路可操作為調(diào)節(jié)所述第一和第二延遲電路，并且其中所述控制電路可操作為生成被提供給所述時鐘分布網(wǎng)絡(luò)的所述時鐘信號。
11.一種集成電路，包括多個脈沖鎖存器，所述多個脈沖鎖存器中的每一個均具有時鐘脈沖輸入端；時鐘分布網(wǎng)絡(luò)，所述時鐘分布網(wǎng)絡(luò)可操作為分布多個本地時鐘信號；和多個雙邊沿時鐘脈沖發(fā)生器，所述多個雙邊沿時鐘脈沖發(fā)生器中的每一個可操作為接收所述多個本地時鐘信號中相應(yīng)的一個并且可操作為響應(yīng)于所述多個本地時鐘信號的上升邊沿和下降邊沿而產(chǎn)生對應(yīng)的時鐘脈沖，其中所述多個脈沖鎖存器的所述時鐘脈沖輸入端可操作為接收所述時鐘脈沖。
12.根據(jù)權(quán)利要求11所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每一個均包括延遲電路，所述延遲電路可操作為生成由所述雙邊沿時鐘脈沖發(fā)生器接收的所述多個本地時鐘信號中相應(yīng)的一個的多個延遲版本。
13.根據(jù)權(quán)利要求12所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每一個還包括多路復(fù)用器，所述多路復(fù)用器耦合至所述延遲電路。
14.根據(jù)權(quán)利要求13所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每一個還包括第一邏輯門，所述第一邏輯門具有可操作為接收第一控制信號的第一輸入端，可操作為從所述多路復(fù)用器接收第一延遲時鐘信號的第二輸入端，可操作為接收所述多個本地時鐘信號中相應(yīng)的一個的第三輸入端，以及輸出端；和第二邏輯門，所述第二邏輯門具有可操作為接收第二控制信號的第一輸入端，可操作為從所述多路復(fù)用器接收第二延遲時鐘信號的第二輸入端，可操作為接收所述多個本地時鐘信號中相應(yīng)的一個的第三輸入端，以及輸出端。
15.根據(jù)權(quán)利要求14所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每一個還包括第一傳輸門；和第二傳輸門，其中所述第一邏輯門的所述第三輸入端可操作為通過所述第一傳輸門接收所述多個本地時鐘信號中相應(yīng)的一個，并且其中所述第二邏輯電路的所述第二輸入端可操作為通過所述第二傳輸門接收所述第二延遲時鐘信號。
16.根據(jù)權(quán)利要求14所述的集成電路，其中所述多個雙邊沿時鐘脈沖發(fā)生器中的每一個還包括第三邏輯門，所述第三邏輯門具有耦合至所述第一邏輯門的所述輸出端的第一輸入端，耦合至所述第二邏輯門的所述輸出端的第二輸入端，以及耦合至所述多個脈沖鎖存器中對應(yīng)的一個的時鐘脈沖輸入端的輸出端。
17.根據(jù)權(quán)利要求13所述的集成電路，還包括可調(diào)節(jié)的時鐘緩沖器，其可操作為提供時鐘信號給所述時鐘分布網(wǎng)絡(luò)。
18.根據(jù)權(quán)利要求17所述的集成電路，還包括控制電路，所述控制電路可操作為接收所述多個本地時鐘信號中相應(yīng)的一個作為反饋信號并且可操作為調(diào)節(jié)所述時鐘緩沖器以校正所述多個本地時鐘信號中相應(yīng)的一個本地時鐘信號中的占空比失真。
19.一種集成電路，包括時鐘分布網(wǎng)絡(luò)，所述時鐘分布網(wǎng)絡(luò)可操作為接收輸入信號并且可操作為提供多個對應(yīng)的時鐘信號；多個時鐘脈沖發(fā)生器，所述多個時鐘脈沖發(fā)生器中的每一個可操作為接收所述多個對應(yīng)的時鐘信號中相應(yīng)的一個并且可操作為生成對應(yīng)的時鐘脈沖；和占空比失真校正電路，所述占空比失真校正電路可操作為調(diào)節(jié)被提供給所述時鐘分布網(wǎng)絡(luò)的所述輸入信號，其中所述占空比失真校正電路包括延遲鎖定環(huán)路。
20.根據(jù)權(quán)利要求19所述的集成電路，其中所述延遲鎖定環(huán)路包括延遲電路，所述延遲電路可操作為接收所述輸入信號并且可操作為生成延遲的時鐘，所述延遲的時鐘是所述輸入信號的延遲版本。
21.根據(jù)權(quán)利要求20所述的集成電路，其中所述延遲鎖定環(huán)路包括第一相位檢測器和第一控制電路，并且其中所述第一控制電路可操作為調(diào)節(jié)所述延遲電路以將所述延遲的時鐘的上升邊沿與所述多個對應(yīng)的時鐘信號中相應(yīng)的一個時鐘信號的上升邊沿對齊。
22.根據(jù)權(quán)利要求21所述的集成電路，其中所述占空比失真校正電路還包括時鐘緩沖器、第二相位檢測器和第二控制電路，其中所述第二控制電路可操作為調(diào)節(jié)所述時鐘緩沖器以將所述延遲的時鐘的下降邊沿與所述多個對應(yīng)的時鐘信號中相應(yīng)的一個時鐘信號的下降邊沿對齊。
全文摘要
本發(fā)明提供了支持雙邊沿時鐘的集成電路，所述集成電路可以包括鎖相環(huán)，所述鎖相環(huán)生成方波時鐘信號。所述時鐘信號可以由芯片外外裝置經(jīng)過輸入輸出引腳提供。所述時鐘信號可以通過時鐘分布網(wǎng)絡(luò)路由以提供本地時鐘信號給脈沖發(fā)生器，所述脈沖發(fā)生器在上升和下降時鐘邊沿生成時鐘脈沖。所述脈沖發(fā)生器可以生成時鐘脈沖，這些時鐘脈沖由所述上升和下降時鐘邊沿觸發(fā)并且具有用于最優(yōu)性能的公共脈沖寬度?？梢詾榱俗顑?yōu)性能最小化由所述時鐘網(wǎng)絡(luò)引入的占空比失真。自適應(yīng)占空比失真電路可以用來控制時鐘緩沖器的上拉/下拉驅(qū)動強(qiáng)度，以便本地時鐘信號的高時鐘相位近似為半個時鐘周期。
文檔編號G06F1/10GK103004089SQ201180028776
公開日2013年3月27日 申請日期2011年6月10日 優(yōu)先權(quán)日2010年6月11日
發(fā)明者A·K·拉威, D·劉易斯 申請人:阿爾特拉公司