專利名稱：一種時鐘動態(tài)切換電路的制作方法
技術(shù)領(lǐng)域：
本實用新型整體涉及時鐘動態(tài)切換電路，尤其涉及源時鐘可以停止的時鐘動態(tài)切換電路。
背景技術(shù)：
在如今的通信領(lǐng)域設(shè)備中，隨著多頻時鐘越來越多地使用，通常有必要在設(shè)備的運行中切換時鐘的來源。圖1是現(xiàn)有的時鐘動態(tài)切換電路的結(jié)構(gòu)圖。時鐘動態(tài)切換電路包括第一時鐘路徑和第二時鐘路徑，并且第一時鐘路徑和第二時鐘路徑分別包含兩個二輸入與門和兩個D觸發(fā)器，第一時鐘路徑和第二時鐘路徑的輸出端分別連接在二輸入或門的輸入端，該二輸入或門的輸出端即為時鐘動態(tài)切換電路的輸出。Sel信號連接到第二時鐘路徑，并且sel信號取反之后連接到第一時鐘路徑。時鐘clkO連接到第一時鐘路徑的兩個D觸發(fā)器的時鐘輸入端，時鐘clkl連接到第二時鐘路徑的兩個D觸發(fā)器的時鐘輸入端，并且第一時鐘路徑和第二時鐘路徑的第一個 D觸發(fā)器為上升沿觸發(fā)，第二個D觸發(fā)器為下降沿觸發(fā)。當(dāng)Sel信號發(fā)生變化，假設(shè)sel從0轉(zhuǎn)變成1，則說明轉(zhuǎn)變之前，動態(tài)時鐘切換電路的輸出為clkO，轉(zhuǎn)變之后動態(tài)時鐘切換電路的輸出為clkl，源時鐘為clkO，目的時鐘為clkl，第一時鐘路徑為源時鐘路徑，第二時鐘路徑為目的時鐘路徑，并且當(dāng)前disO為0， disl為1。Sel信號發(fā)生轉(zhuǎn)變之后，disO和disl不會立即發(fā)生變化，首先對于源時鐘路徑的第一個二輸入與門，由于其中一個輸入sel_n從1變?yōu)?，此二輸入與門的輸出立即從1 變?yōu)?，并且該二輸入與門的輸出信號經(jīng)過兩級D觸發(fā)器寄存之后，使disO在sel信號轉(zhuǎn)變之后經(jīng)過clkO的一個上升沿和一個下降沿之后從0變?yōu)?，同時clkO的傳播在此時停止。disO從0變?yōu)?之后，目的時鐘路徑的第一個二輸入與門的輸出變?yōu)?，并且該信號經(jīng)過目的時鐘路徑的兩級D觸發(fā)器寄存之后，啟動目的時鐘clkl的傳播。由此可知，在原始的動態(tài)時鐘切換中，從源時鐘向目的時鐘切換時，如果源時鐘不存在，則在源時鐘路徑D觸發(fā)器就無法觸發(fā)，源時鐘就不會停止傳播，同時源時鐘路徑向目的時鐘路徑的反饋信號disO/disl就不會發(fā)生變化，導(dǎo)致目的時鐘路徑無法啟動目的時鐘的傳播，因此時鐘無法成功切換。

實用新型內(nèi)容本實用新型的目的在于提供一種源時鐘可以停止的時鐘動態(tài)切換電路。根據(jù)一個實施例，實用新型公開了一種時鐘動態(tài)切換電路，包括時鐘同步電路、時鐘選擇器，其特征在于所述時鐘同步電路包括兩個或更多個時鐘路徑，并且每個時鐘路徑分別由兩個D觸發(fā)器和一個鎖存器級聯(lián)構(gòu)成；所述時鐘選擇器在選擇控制信號的控制之下從兩個或更多個時鐘信號中選擇源時鐘信號和目的時鐘信號；所述時鐘選擇器的輸出連接到每個時鐘路徑上的每個D觸發(fā)器的時鐘輸入端；以及每個時鐘信號分別輸入到各自的時鐘路徑上的鎖存器的時鐘輸入端，并且所述源時鐘信號輸入到第一時鐘路徑上的第一鎖存器的時鐘輸入端，并且所述目的時鐘信號輸入到第二時鐘路徑上的所述第二鎖存器的時鐘輸入端。所述的時鐘動態(tài)切換電路還包括復(fù)位生成器，所述復(fù)位生成器生成多個復(fù)位信號以分別輸入每個所述時鐘路徑是的鎖存器的控制端。優(yōu)選地，將所述選擇控制信號輸入所述第二時鐘路徑，將所述選擇控制信號反相后輸入所述第一時鐘路徑，并且每個時鐘路徑的輸入端還接收全部其它時鐘路徑的反饋信號。優(yōu)選地，所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸入端是否為 0，并且所述第一鎖存器的輸出端是否為1。進(jìn)一步優(yōu)選地，如果所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸入端為0，并且所述第一鎖存器的輸出端也為0，則判斷所述源時鐘停在了低電平上；并且如果所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸入端為0，并且所述第一鎖存器的輸出端為1，則所述計數(shù)器清零并且接著所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸出端是否為0，并且所述第一鎖存器的輸出端是否為1。進(jìn)一步優(yōu)選地，如果所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸出端為0，并且所述第一鎖存器的輸出端為1，則判斷所述源時鐘停在了高電平上；并且所述計數(shù)器開始計數(shù)，在計數(shù)多個周期之后生成所述第一復(fù)位信號將所述第一時鐘路徑上的鎖存器復(fù)位。進(jìn)一步優(yōu)選地，所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸入端是否為0，并且所述第二鎖存器的輸出端是否為1。進(jìn)一步優(yōu)選地，如果所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸入端為0，并且所述第二鎖存器的輸出端也為0，則判斷所述目的時鐘停在了低電平上；并且如果所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸入端為0，并且所述第二鎖存器的輸出端為1，則所述計數(shù)器清零并且接著所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸出端是否為0，并且所述第二鎖存器的輸出端是否為1。進(jìn)一步優(yōu)選地，如果所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸出端為0，并且所述第二鎖存器的輸出端為1，則判斷所述目的時鐘停在了高電平上；并且所述計數(shù)器開始計數(shù)，在計數(shù)多個周期之后生成所述第二復(fù)位信號將所述第二時鐘路徑上的鎖存器復(fù)位。進(jìn)一步優(yōu)選地，所述多個周期是8個周期。本實用新型由于在源時鐘路徑上的D觸發(fā)器是以時鐘選擇器的輸出clkjmix而非源時鐘作為時鐘輸入的，并且clkjmix在控制信號sel有效時是目的時鐘，所以即使在向目的時鐘切換時不存在源時鐘也能保證切換成功。

圖1是現(xiàn)有的時鐘動態(tài)切換電路的結(jié)構(gòu)圖。圖2是根據(jù)本實用新型的一個實施例的兩路時鐘動態(tài)切換電路的結(jié)構(gòu)圖。圖3示出了根據(jù)圖2所示的時鐘動態(tài)切換電路的仿真結(jié)果圖。圖4是根據(jù)本實用新型的其它實施例的多路時鐘動態(tài)切換電路的結(jié)構(gòu)圖。
具體實施方式
圖2是根據(jù)本實用新型的一個實施例的時鐘動態(tài)切換電路的結(jié)構(gòu)圖。圖2所示的電路圖與圖1所示的電路的不同之處在于增加了時鐘選擇器并且為源時鐘路徑和目的時鐘路徑分別增加一級低電平有效的鎖存器。其中，源時鐘路徑的鎖存器以源時鐘的時鐘作為控制電平，目的時鐘路徑的鎖存器以目的時鐘的時鐘作為控制電平。源時鐘路徑和目的時鐘路徑上的觸發(fā)器都以該時鐘選擇器的輸出作為時鐘輸入。并且其中，該時鐘選擇器以乘法器的控制信號sel為其控制信號，sel_n與sel互為反相，在sel為0時該時鐘選擇器選擇源時鐘作為輸出clkjmix，在sel為1時該時鐘選擇器選擇目的時鐘作為輸出clk_ mux ο由于在源時鐘路徑上的D觸發(fā)器是以時鐘選擇器的輸出clkjmix而非源時鐘作為時鐘輸入的，并且clkjmix在sel有效時是目的時鐘，所以即使在向目的時鐘切換時不存在源時鐘也能保證切換成功。具體地，首先對于源時鐘路徑的第一個二輸入與門，由于其中一個輸入Sel_n從1變?yōu)?，此二輸入與門的輸出立即從1變?yōu)?，并且該二輸入與門的輸出信號經(jīng)過兩級D觸發(fā)器寄存之后，使源時鐘路徑的鎖存器數(shù)據(jù)輸入端變?yōu)?，并且當(dāng)clkO為低電平時，鎖存器輸入端的0被傳播到鎖存器的輸出端，之后通過第二個二輸入與門停止 clkO的傳播；目的時鐘路徑上的D觸發(fā)器在clkjmix由1變成0或由0變成1時觸發(fā)，從而開始clkl的傳播。圖2所示的電路還包括復(fù)位生成模塊。復(fù)位生成模塊輸出的復(fù)位信號reSet_nO 用于控制源時鐘路徑的鎖存器，并且復(fù)位生成模塊輸出的復(fù)位信號reSet_nl用于控制目的時鐘路徑的鎖存器。當(dāng)進(jìn)行時鐘切換時，如果源時鐘都能保證停止時停在低電平上，此時在源時鐘路徑上和目的時鐘路徑上的低電平有效的鎖存器都能正常啟動，則無需復(fù)位生成模塊。如果源時鐘不能保證其停止在低電平上，則需要對該時鐘路徑上的鎖存器生成復(fù)位信號行改變無法正常啟動的鎖存器的輸出，以保證電路成功切換。具體地，復(fù)位生成模塊采用clkjmix為時鐘。當(dāng)檢測到Sel_clk0為0并且q02為 1時，將復(fù)位生成模塊中的計數(shù)器復(fù)位。并且，當(dāng)q01為0并且q02為1時，判斷clkO停在了高電平上。此時，復(fù)位生成模塊中的計數(shù)器開始用clkjmix計數(shù)，在計滿多個周期，優(yōu)選地，8個周期，之后，如果q01為0且q02為1仍然滿足，則將在源時鐘路徑上的鎖存器復(fù)位， 使得q02為0且disO為1，從而強(qiáng)行停止源時鐘的傳播，并啟動目的時鐘路徑。時鐘切換成功之后，會給出與目的時鐘同時鐘域的信號，告知其他時鐘路徑，時鐘切換已經(jīng)完成。圖3示出了根據(jù)圖2所示的時鐘動態(tài)切換電路的仿真結(jié)果圖。以下討論源時鐘的停止過程和目的時鐘的開始過程。另外，當(dāng)目的時鐘沒有信號時，說明目的時鐘沒有準(zhǔn)備好，此時不進(jìn)行切換，這種情況下，直到目的時鐘準(zhǔn)備好才開始源時鐘的停止過程和目的時鐘開始傳播的過程。當(dāng)源時鐘停止在高電平上時，復(fù)位生成模塊開始起作用，8周期之后產(chǎn)生復(fù)位信號之后，停止源時鐘的傳播，然后開始目的時鐘的傳播。當(dāng)源時鐘停止在低電平上，源時鐘路徑的鎖存器相當(dāng)于短路線，源時鐘的停止傳播僅僅與clkjmix有關(guān)。在第1種情況中，從clkO切換到clkl，且clkO停在高電平，即clkO恒為1。具體地，如圖3中的第一種情況所示，切換時clkl也處于高電平上。當(dāng)sel為0時，clk_mux和 clk_out都等于clkO即為1。當(dāng)sel由0變?yōu)?時，clk_mux變?yōu)榈扔赾lkl。如上所述，用此時的clkjmix(等于clkl)進(jìn)行計數(shù)，在計數(shù)滿8個周期之后，將源時鐘路徑上的鎖存器復(fù)位，使得q02輸出為0。此時由于ql2輸出仍為1，所以clk_out仍為1。如上所述，再用此時的clkjmix (等于clkl)進(jìn)行計數(shù)，在計數(shù)滿8個周期之后，將目的時鐘路徑上的鎖存器復(fù)位，使得ql2輸出為0。也就是說，如圖3所示，在8個clkl周期之后，clk_out變?yōu)?。 然后，在接下來的第二個clkl周期的下降沿時，clk_out成功切換成clkl。在第2種情況中，從clkO切換到clkl，且clkO停在低電平。這種情況中，由于源時鐘clkO停止在了低電平上，源時鐘路徑上的鎖存器相當(dāng)于輸入到輸出的短路，因此源時鐘傳播的停止不再受源時鐘的約束。本實施例采用了 clkjmix作為源時鐘路徑的時鐘，所以這種情況的實現(xiàn)與現(xiàn)有技術(shù)完全相同，此處不再贅述。在圖3中的第3種情況中，從clkO切換到clkl，且clkO和clkl都有時鐘。由于 clkO和clkl都存在，源時鐘路徑會在兩級寄存器寄存之后，將源時鐘停止傳播信號在clkO 變?yōu)榈碗娖綍r傳播到鎖存器的輸出端，并在clkO為高電平時保持該信號。因此這種情況下的切換也不受源時鐘clkO的約束，并能夠順利完成切換。在圖3中的第4種情況中，從clkl切換到clkO，且clkO和clkl都有時鐘。這與上述第3種情況的實現(xiàn)類似，只不過將clkO變成了源時鐘，將clkl變成了目的時鐘。同樣， 由于clkO和clkl都存在，源時鐘路徑會在兩級寄存器寄存之后，將源時鐘停止傳播信號在 clkO變?yōu)榈碗娖綍r傳播到鎖存器的輸出端，并在clkO為高電平時保持該信號。因此這種情況下的切換也不受源時鐘clkO的約束，并能夠順利完成切換。在圖3中的第5種情況中，從clkO切換到clkl，且clkO有時鐘，clkl沒有時鐘， 且clkO停在了低電平上。此時目的時鐘沒有信號，說明目的時鐘沒有準(zhǔn)備好，此時不進(jìn)行切換，這種情況下，直到目的時鐘準(zhǔn)備好才開始如第2種情況所述的源時鐘的停止過程和目的時鐘開始傳播的過程。在圖3中的第6種情況中，從clkO切換到clkl，且clkO和clkl都沒有時鐘。則直到clkl有信號，才開始上述任意一種切換。圖4是根據(jù)本實用新型的其它實施例的擴(kuò)展為四路時鐘動態(tài)切換電路的結(jié)構(gòu)圖。 四路切換的原理與兩路切換相同，可以從4個時鐘源中的任意一個切換到其余任意一個。 圖4與圖2相比增加了解碼器，用于將控制信號解碼成四路時鐘動態(tài)切換電路中的每一路的控制信號。并且每個時鐘路徑的輸入端接收其余三路時鐘路徑的反饋。提供上面的討論以使本領(lǐng)域的技術(shù)人員做出和使用本實用新型。在不超出本文定義的本實用新型的精神和范圍的情況下，本文描述的一般性原理可以適用于除了以下描述的細(xì)節(jié)之外的實施例和應(yīng)用。本實用新型并不局限于所示的實施例，而是符合本文公開的原理和特性的最廣范圍。
權(quán)利要求1.一種時鐘動態(tài)切換電路，包括時鐘同步電路和時鐘選擇器，其特征在于所述時鐘同步電路包括兩個或更多個時鐘路徑，并且每個時鐘路徑分別由兩個D觸發(fā)器和一個鎖存器級聯(lián)構(gòu)成；所述時鐘選擇器在選擇控制信號的控制之下從兩個或更多個時鐘信號中選擇源時鐘信號和目的時鐘信號；所述時鐘選擇器的輸出連接到每個時鐘路徑上的每個D觸發(fā)器的時鐘輸入端；以及每個時鐘信號分別輸入到各自的時鐘路徑上的鎖存器的時鐘輸入端，并且所述源時鐘信號輸入到第一時鐘路徑上的第一鎖存器的時鐘輸入端，并且所述目的時鐘信號輸入到第二時鐘路徑上的所述第二鎖存器的時鐘輸入端。
2.如權(quán)利要求1所述的時鐘動態(tài)切換電路，還包括復(fù)位生成器，所述復(fù)位生成器生成多個復(fù)位信號以分別輸入每個所述時鐘路徑是的鎖存器的控制端。
3.如權(quán)利要求1或2所述的時鐘動態(tài)切換電路，其中，將所述選擇控制信號輸入所述第二時鐘路徑，將所述選擇控制信號反相后輸入所述第一時鐘路徑，并且每個時鐘路徑的輸入端還接收全部其它時鐘路徑的反饋信號。
4.如權(quán)利要求2所述的時鐘動態(tài)切換電路，其中所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸入端是否為0，并且所述第一鎖存器的輸出端是否為1。
5.如權(quán)利要求4所述的時鐘動態(tài)切換電路，其中如果所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸入端為0，并且所述第一鎖存器的輸出端也為0，則判斷所述源時鐘停在了低電平上；并且如果所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸入端為0，并且所述第一鎖存器的輸出端為1，則所述計數(shù)器清零并且接著所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸出端是否為0，并且所述第一鎖存器的輸出端是否為1。
6.如權(quán)利要求5所述的時鐘動態(tài)切換電路，其中如果所述復(fù)位生成器確定所述第一時鐘路徑的所述D觸發(fā)器的輸出端為0，并且所述第一鎖存器的輸出端為1，則判斷所述源時鐘停在了高電平上；并且所述計數(shù)器開始計數(shù)，在計數(shù)多個周期之后生成所述第一復(fù)位信號將所述第一時鐘路徑上的鎖存器復(fù)位。
7.如權(quán)利要求5或6所述的時鐘動態(tài)切換電路，其中所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸入端是否為0，并且所述第二鎖存器的輸出端是否為1。
8.如權(quán)利要求7所述的時鐘動態(tài)切換電路，其中如果所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸入端為0，并且所述第二鎖存器的輸出端也為0，則判斷所述目的時鐘停在了低電平上；并且如果所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸入端為0，并且所述第二鎖存器的輸出端為1，則所述計數(shù)器清零并且接著所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸出端是否為0，并且所述第二鎖存器的輸出端是否為1。
9.如權(quán)利要求8所述的時鐘動態(tài)切換電路，其中如果所述復(fù)位生成器確定所述第二時鐘路徑的所述D觸發(fā)器的輸出端為0，并且所述第二鎖存器的輸出端為1，則判斷所述目的時鐘停在了高電平上；并且所述計數(shù)器開始計數(shù)，在計數(shù)多個周期之后生成所述第二復(fù)位信號將所述第二時鐘路徑上的鎖存器復(fù)位。
10.如權(quán)利要求6或9所述的時鐘動態(tài)切換電路，其中，所述多個周期是8個周期。
專利摘要本實用新型公開了一種時鐘動態(tài)切換電路，包括時鐘同步電路、時鐘選擇器，其特征在于所述時鐘同步電路包括兩個或更多個時鐘路徑，并且每個時鐘路徑分別由兩個D觸發(fā)器和一個鎖存器級聯(lián)構(gòu)成；所述時鐘選擇器在選擇控制信號的控制之下從兩個或更多個時鐘信號中選擇源時鐘信號和目的時鐘信號；所述時鐘選擇器的輸出連接到每個時鐘路徑上的每個D觸發(fā)器的時鐘輸入端；以及每個時鐘信號分別輸入到各自的時鐘路徑上的鎖存器的時鐘輸入端，并且所述源時鐘信號輸入到第一時鐘路徑上的第一鎖存器的時鐘輸入端，并且所述目的時鐘信號輸入到第二時鐘路徑上的所述第二鎖存器的時鐘輸入端。
文檔編號G06F1/04GK202171760SQ201120190118
公開日2012年3月21日 申請日期2011年6月8日 優(yōu)先權(quán)日2011年6月8日
發(fā)明者朱建彰, 李大偉, 王強(qiáng), 王潘豐, 鄒麗娜 申請人:京微雅格(北京)科技有限公司