專利名稱：基于fpga的高速數(shù)據采集與數(shù)字信號處理板的制作方法
技術領域：
本實用新型涉及一種基于FPGA的高速數(shù)據采集與數(shù)字信號處理裝置，尤其是一種在電力系統(tǒng)中用于對高頻暫態(tài)信號進行高速、同步的數(shù)據采集和快速實時處理的裝置。
背景技術：
具有超高速動作性能的輸電線路行波保護是電力系統(tǒng)繼電保護研究的一個重要課題。但是，目前國際上尚無完善的行波保護裝置面世。主要原因有兩點，一是缺乏合適的數(shù)學手段分析高頻暫態(tài)行波信號；二是技術要求太高，比如，要求采樣頻率達到500kHz以上，而處理時間要在1-2個毫秒時間完成，上述問題用傳統(tǒng)的技術手段是無法解決的。
實用新型內容本實用新型的目的是為克服已有技術的不足之處，提出一種基于FPGA的高速數(shù)據采集與數(shù)字信號處理板，通過對所采集的信號進行小波變換，從而實現(xiàn)高頻暫態(tài)行波的高速同步采集和快速處理，為實現(xiàn)性能完善的輸電線路行波保護裝置提供保障。本實用新型解決技術問題采用如下技術方案本實用新型基于FPGA的高速數(shù)據采集與數(shù)字信號處理板的特點是集成設置模擬信號輸入和A/D轉換模塊、數(shù)字信號處理模塊以及通信模塊；所述模擬信號輸入和A/D轉換模塊包括用于接收四條線路中電壓或電流模擬信號的十二通道信號調理電路，與所述信號調理電路相連的A/D轉換模塊；所述A/D轉換模塊自帶采樣保持電路，使用外部參考電壓和外部時鐘，三態(tài)輸出；所述數(shù)字信號處理模塊包括與所述A/D轉換模塊相連的FPGA模塊，與所述FPGA 模塊相連的存儲器DDR2和數(shù)據存儲器FLASH，為所述FPGA模塊提供的數(shù)字信號處理程序存儲在所述DDR2或FLASH中；所述數(shù)字信號處理模塊完成以下數(shù)字信號處理a、處理原始采樣數(shù)據，包括故障啟動的判別、故障數(shù)據的移出以及小波變換的處理；b、利用FPGA模塊實現(xiàn)嵌入式網絡，以嵌入式網絡為載體實現(xiàn)信息交互；所述FPGA 內部啟動模塊采用軟啟動的模式，通過對采集到的電壓或電流數(shù)據進行部分啟動算法的判據后，以中斷的形式引導啟動，同時記錄啟動時刻的地址；故障啟動后經過延時，故障數(shù)據移出模塊DMA開始工作，從中斷時刻的地址向上尋找自定義長度的故障數(shù)據，設置故障數(shù)據長度不大于ls，包括故障前和故障后的全部數(shù)據，并移出到系統(tǒng)分配的存儲器DDR2中的故障數(shù)據存儲空間。C、以所述存儲器DDR2存儲故障數(shù)據，并且將所述故障數(shù)據存儲到FLASH中作為數(shù)據的有效備份；所述通信模塊與所述FPGA模塊相連，采用網絡物理層芯片與FPGA的嵌入式網絡相配合，實現(xiàn)和其它板件或者后臺計算機交換采集與計算結果。本實用新型能夠高速、同步地采集各種電壓和電流信號，并對這些信號進行快速
3實時處理。特別是可對高頻暫態(tài)信號進行高速、同步的數(shù)據采集和快速實時處理，與已有技術相比，本實用新型有益效果體現(xiàn)在1、本實用新型中基于FPGA、DDR2和FLASH的配置，充分利用了 FPGA的并行計算的能力，可實現(xiàn)故障數(shù)據的快速分析、計算和大容量的存儲，數(shù)據安全性高；2、本實用新型采用基于FPGA的嵌入式網絡設計，具有超強的網絡通信能力，可以實時的往外發(fā)送故障數(shù)據和計算結果；3、本實用新型利用小波變換技術，實時分析處理故障數(shù)據，準確分析出故障點位置，計算速度快，精度高；4、本實用新型的外觀尺寸小，易于級聯(lián)和擴展，可同時采集多達M條線路的電氣量；5、本實用新型采用軟啟動的模式，可同時配置多種啟動方法，對于多種故障類型均可啟動，使用靈活、方便；6、本實用新型可用于電力系統(tǒng)中的多個領域，例如繼電保護裝置，電力系統(tǒng)故障錄波器，電力系統(tǒng)故障事件記錄儀等，需要同步高速數(shù)據采集和快速實時處理的場合。
圖1為本實用新型中高速采集與數(shù)字信號處理板硬件構成框圖；圖2為本實用新型中通信方式示意圖；圖3為本實施例中三相故障電流波形圖；圖4為本實施例中小波變換后A相故障電流的示意圖；圖5為本實用新型數(shù)據存放格式示意圖；圖6為本實用新型故障處理和網絡通信控制流程圖。。
具體實施方式
參見圖1，本實例由模擬信號輸入和A/D轉換模塊I、基于FPGA的數(shù)字信號處理模塊II，以及通信模塊III三個部分組成。模擬信號輸入和A/D轉換模塊I 包括信號調理電路、A/D轉換模塊與A/D控制回路，其中信號調理電路中的A/D部分采樣三路電壓、三路電流，采樣率為800K，也可以設為 1.6兆赫茲，為了與前置運放相匹配，PT、CT 二次側要求最大輸出為士 IOV ；數(shù)模轉換器芯片 A/D中的A/D轉換芯片選擇AD8553 采樣率800K，自帶采樣保持電路，使用外部參考電壓、 外部時鐘、低功耗、低噪音、三態(tài)輸出?；贔PGA的數(shù)字信號處理模塊II 包括相應的外圍電路和全部在FPGA內部實現(xiàn)的A/D采樣模塊和數(shù)據處理模塊；其中A/D采樣模塊用于控制A/D轉換，把轉換結果送入存儲器DDR2和FLASH，形成故障啟動所對應的故障數(shù)據首地址；FPGA由一個外接80兆赫茲的高穩(wěn)定性的晶振驅動，在FPGA內部分頻產生800千赫茲的AD觸發(fā)時刻信號，該觸發(fā)信號由GPS的秒脈沖信號進行同步。采集到的數(shù)據通過緩沖器，直接循環(huán)存儲在存儲器DDR2中； 數(shù)據處理模塊用于處理原始采樣數(shù)據，其中包括故障啟動的判別、故障數(shù)據的移出，以及小波變換程序的處理；FPGA內部啟動模塊采用軟啟動的模式，通過對采集到的電壓電流數(shù)據進行部分啟動算法的判據后，以中斷的形式引導啟動，同時記錄啟動時刻的地址。故障啟動后，經過一定時間的延時，故障數(shù)據移出模塊DMA模塊開始工作，從中斷時刻的地址向上尋找自定義長度的故障數(shù)據，包括故障前和故障后的數(shù)據，故障數(shù)據長度一般設定為不大于1秒，故障數(shù)據移出到系統(tǒng)分配的存儲器DDR2中故障數(shù)據存儲空間，該空間大小為64M，可同時容納故障數(shù)據1000條以上，同時，該故障數(shù)據還將存儲到FLASH中，作為數(shù)據的有效備份。數(shù)字信號處理器模塊FPGA選擇為CycloneIV芯片，主要用于數(shù)據處理與分析，具有強大的并行處理能力，有速度快，精度高的特點。通信模塊III 采用IP101PHY芯片，用于和其它板件或者后臺計算機交換采集與
計算結果。由于FPGA內部含有MAC功能，則在外圍電路中添加了臺灣九陽公司的IP101PHY 芯片以實現(xiàn)網絡通信功能。IP101PHY芯片支持IEEE802. 3/802. 3u的10-100M自適應網絡傳輸，支持自動識別MDI/MDIX功能，采用48-pinLQFP封裝方式，芯片僅有3. 3v電壓的低功耗設計非常的節(jié)約能源，并且還支持自動進入節(jié)能待機狀態(tài)。與中央處理器或后臺計算機的連接方式如圖2所示，是由FPGA主動發(fā)數(shù)據給后臺處理器，采用網絡通信的方式，可充分利用網絡傳輸可靠穩(wěn)定的優(yōu)點，并支持斷點續(xù)傳以及重傳等的功能。設待采樣的三相電流波形如圖3所示，圖3中的曲線1、曲線2、曲線3分別表示A 相、B相和C相的三相電流；以本實施例中高速數(shù)模轉換與數(shù)字信號處理板應用于行波測距，進行故障數(shù)據采集和數(shù)字信號處理，其功能、工作過程及原理為1、同時采集和記錄二十四個通道的模擬量數(shù)據；2、來自于高壓輸電線路的電壓和電流分別經過電壓和電流互感器變換成100伏特的電壓和5安培或1安培的電流；3、100伏特的電壓和5安培或1安培的電流再經過霍爾傳感器變換成供采集使用的正負IOV的模擬信號；4、二十四路正負IOV的模擬信號接入高速采集板的輸入端；5、在FPGA的控制下，每隔1微秒完成一次二十四路模擬信號的同步采樣和分時模數(shù)轉換，轉換精度為16位；6、在FPGA中，步驟3的轉換結果按照順序被推入緩沖器，再進入DDR2數(shù)據存儲器；7、在DDR2中，數(shù)據被循環(huán)存放，即從某個單元開始，連續(xù)不斷地存放數(shù)據，所有空間存放滿后，新數(shù)據將覆蓋舊數(shù)據，存放格式如圖5所示；8、正常情況下，數(shù)據連續(xù)被存放，但是FPGA將不對它作任何處理；9、故障發(fā)生后，F(xiàn)PGA中的啟動電路將工作，并發(fā)出中斷信號，F(xiàn)PGA將記錄下這個時刻和相應地存放地址；10、故障發(fā)生后，F(xiàn)PGA通過故障數(shù)據移出模塊DMA將故障數(shù)據移出循環(huán)存儲區(qū)，搬運至數(shù)據存儲空間及FLASH存儲器中。假如在t時刻發(fā)生了故障，在圖3中T = IOms發(fā)生故障，電流將發(fā)生突變從該時刻經延時一段時間(例如aiis)開始，故障數(shù)據移出模塊DMA將從最后記錄的地址開始，向上尋找兩個周波的數(shù)據，每路共計32千字(16位)(總共記錄了 40毫秒的故障數(shù)據窗)；[0045]11、對于上述故障后的電壓和電流數(shù)據進行小波變換或者其它的數(shù)字信號處理， 求取小波變換后的故障特征值，計算故障距離。以三相故障電流中的A相為例，圖4中的最大值點即為A相小波變換后的故障特征值。12、將故障數(shù)據和計算結果經過網絡通信口送到中央處理器或后臺中去，從而完成整個數(shù)據采集和故障計算的任務。通信軟件部分主要由兩個獨立的線程組成，故障處理線程和網絡通信線程，其流程如圖6所示。故障處理線程的主要任務是配置故障處理的寄存器，注冊中斷處理函數(shù)，響應DMA請求和處理中斷服務程序，通知網絡通信線程傳輸數(shù)據。網絡通信線程負責建立網絡通信連接，根據通道類型建立對應的服務器端或客戶端，通過巡檢數(shù)據待發(fā)區(qū)，將行波故障數(shù)據按照內部制訂的規(guī)約進行組幀，通過網絡將數(shù)據發(fā)送出來。
權利要求1.基于FPGA的高速數(shù)據采集與數(shù)字信號處理板，其特征在于集成設置模擬信號輸入和A/D轉換模塊、數(shù)字信號處理模塊以及通信模塊；所述模擬信號輸入和A/D轉換模塊包括用于接收四條線路中電壓或電流模擬信號的十二通道信號調理電路，與所述信號調理電路相連的A/D轉換模塊；所述A/D轉換模塊自帶采樣保持電路，使用外部參考電壓和外部時鐘，三態(tài)輸出；所述數(shù)字信號處理模塊包括與所述A/D轉換模塊相連的FPGA模塊，與所述FPGA模塊相連的存儲器DDR2和數(shù)據存儲器FLASH，為所述FPGA模塊提供的數(shù)字信號處理程序存儲在所述DDR2或FLASH中；所述數(shù)字信號處理模塊完成以下數(shù)字信號處理a、處理原始采樣數(shù)據，包括故障啟動的判別、故障數(shù)據的移出以及小波變換的處理；b、利用FPGA模塊實現(xiàn)嵌入式網絡，以嵌入式網絡為載體實現(xiàn)信息交互；所述FPGA內部啟動模塊采用軟啟動的模式，通過對采集到的電壓或電流數(shù)據進行部分啟動算法的判據后，以中斷的形式引導啟動，同時記錄啟動時刻的地址；故障啟動后經過延時，故障數(shù)據移出模塊DMA開始工作，從中斷時刻的地址向上尋找自定義長度的故障數(shù)據，設置故障數(shù)據長度不大于ls，包括故障前和故障后的全部數(shù)據，并移出到系統(tǒng)分配的存儲器DDR2中的故障數(shù)據存儲空間。c、以所述存儲器DDR2存儲故障數(shù)據，并且將所述故障數(shù)據存儲到FLASH中作為數(shù)據的有效備份；所述通信模塊與所述FPGA模塊相連，采用網絡物理層芯片與FPGA的嵌入式網絡相配合，實現(xiàn)和其它板件或者后臺計算機交換采集與計算結果。
專利摘要本實用新型公開了一種基于FPGA的高速數(shù)據采集與數(shù)字信號處理板，其特征在于集成設置模擬信號輸入和A/D轉換模塊、數(shù)字信號處理模塊以及通信模塊；模擬信號輸入和A/D轉換模塊包括信號調理電路和A/D轉換模塊；數(shù)字信號處理模塊包括FPGA模塊、存儲器DDR2和數(shù)據存儲器FLASH，以數(shù)字信號處理模塊處理原始采樣數(shù)據，包括故障啟動的判別、故障數(shù)據的移出以及小波變換的處理，利用FPGA模塊實現(xiàn)嵌入式網絡；通信模塊與FPGA模塊相連，采用網絡物理層芯片與FPGA的嵌入式網絡相配合，實現(xiàn)和其它板件或者后臺計算機交換采集與計算結果。本實用新型可實現(xiàn)高頻暫態(tài)行波的高速同步采集和快速處理。
文檔編號G06F17/40GK202049485SQ20112018737
公開日2011年11月23日 申請日期2011年6月3日 優(yōu)先權日2011年6月3日
發(fā)明者何鳴, 張令意, 張可, 張驥, 王曉, 王皓, 謝紅福 申請人:安徽繼遠電網技術有限責任公司