專利名稱：：用于時鐘信號鎖頻的電壓穩(wěn)定的制作方法
技術領域：
：本發(fā)明涉及在時鐘信號鎖頻過程期間穩(wěn)定供應給多核處理器的電壓。
背景技術：
：現(xiàn)代多核處理器，諸如Intel架構(gòu)處理器或者其它品牌處理器，一般具有多個功率狀態(tài)可用，以允許在處理器不忙時節(jié)約功率。在操作期間可基于諸如處理器的當前功率狀態(tài)等眾多因素來動態(tài)地改變供應給處理器的電壓以及處理器的頻率。在鎖相環(huán)(PLL)處于改變(例如，再鎖定)正輸出的時鐘信號的頻率的過程中時，向諸如PLL等時鐘信號發(fā)生電路供應穩(wěn)定且不改變的電壓一般是有益的。在此時間期間異步的電壓改變可能會中斷PLL鎖定處理。本發(fā)明通過舉例說明并且不被附圖限制，附圖中，相似的附圖標記表示類似的要素，并且其中圖1是根據(jù)一些實施例在時鐘信號鎖頻過程期間穩(wěn)定供應電壓的裝置的圖解。圖2示出根據(jù)一些實施例的電壓穩(wěn)定信號以及供應給處理器的電壓的時序圖。圖3是根據(jù)一些實施例在時鐘信號鎖頻過程期間穩(wěn)定供應電壓的裝置的圖解。圖4是根據(jù)一些實施例在時鐘信號鎖頻過程期間穩(wěn)定供應電壓的計算機系統(tǒng)的圖解。圖5是在時鐘信號鎖頻事件期間穩(wěn)定供應電壓的過程的實施例流程圖。具體實施例方式揭示了在時鐘信號鎖頻過程期間穩(wěn)定供應電壓的處理器、系統(tǒng)以及方法的實施例。許多多核處理器(MCP)包括核所在的兩個位置主位置和從位置。這兩個位置都耦合到向每個位置內(nèi)的每個核供應電壓的公共電壓層。主位置包括指示供應給公共電壓層的電壓的邏輯。因此，主位置內(nèi)的電壓供應邏輯能夠向電壓調(diào)節(jié)器發(fā)送信息從而改變供應給電壓層的電壓(通過或者升高或者降低電壓)。通過發(fā)送給電壓調(diào)節(jié)器的信息來改變供應給電壓層的電壓將導致對所供應的電壓的異步改變。兩個位置還包括生成時鐘信號的邏輯，該時鐘信號用作在每個位置的每個核的參考時鐘。在許多實施例中，時鐘信號發(fā)生邏輯包括鎖相環(huán)(PLL)電路。在時鐘信號的頻率(再鎖定相位)發(fā)生任何改變時，PLL需要穩(wěn)定的電壓供應。主位置和從位置都具有向主位置內(nèi)的電壓改變(即修正)邏輯斷言電壓穩(wěn)定(VStable)信號的邏輯。當斷言VStable信號時，不再從主位置向電壓調(diào)節(jié)器發(fā)送進一步的電壓改變信息。因此，當PLL需要再鎖定時鐘信號(潛在地以新的頻率)時，在想要時鐘信號再鎖定的位置內(nèi)的VStable斷言邏輯斷言VStable信號，同時PLL被再鎖定。一旦PLL已完成再鎖定，VStable信號取消斷言并且正常的電壓改變操作可以重新開始。以下描述和權利要求中對所揭示技術的“一個實施例”或者“實施例”的引述意味著結(jié)合該實施例描述的特定特性、結(jié)構(gòu)或者特性包括在所揭示技術的至少一個實施例中。因此，貫穿說明書在各處出現(xiàn)的短語“在一個實施例中”不必都引述同一個實施例。在以下描述以及權利要求中，術語“包括”和“包含”以及它們的變型可以被使用，并且旨在被視為是彼此同義的。另外，在以下描述和權利要求中，可以使用術語“耦合”和“連接”以及它們的變型。應當理解的是這些術語并非旨在是彼此同義的。具體而言，在特定實施例中，“連接”可用于表示兩個或多個部件彼此直接物理或者電接觸?！榜詈稀笨梢砸馕吨鴥蓚€或多個部件直接物理或者電接觸。然而，“耦合”還可以表示兩個或多個部件不是彼此直接接觸，但是仍然彼此協(xié)作或交互。圖1是根據(jù)一些實施例在時鐘信號鎖頻過程中穩(wěn)定供應電壓的裝置的圖解。描述了具有兩個雙核管芯100的四核處理器。在許多實施例中，處理器100包括兩個位置，位置0(102)和位置1(104)。兩個位置都耦合到公共電壓層106。位置0(102)包括兩個處理核，核0(108)和核1(110)。位置1(104)也包括兩個處理核，核0(112)和核1(114)。每個核包括用于執(zhí)行指令的邏輯。因此，組合起來，兩個位置具有總共四個核，由此處理器是具有兩個雙核管芯的四核處理器。每個位置包括鎖相環(huán)(PLL)時鐘信號發(fā)生電路，位置0(102)的PLL116和位置1(104)的PLL118。每個PLL能夠生成時鐘信號，位于相應位置的核能夠?qū)⒃摃r鐘信號用作參考時鐘。此外，每個PLL能夠通過再鎖定過程來改變時鐘信號的頻率。在沒有示出的其它實施例中，時鐘信號發(fā)生邏輯的替換形式生成被提供給處理器100內(nèi)的核的時鐘信號。在許多實施例中，功率管理鏈路(PMLink)120通信地耦合位置0和位置1。PMLink120的具體細節(jié)以及其到每個位置的接口可包括許多不同鏈路(即，互連，總線)形式中的一種。通常，PMLink120能夠在位置0(102)和位置1(104)之間來回發(fā)送數(shù)據(jù)。在許多實施例中，就控制供應給電壓層106的電壓水平而言具有主位置和從位置。在許多實施例中，位置0(102)能夠控制供應給電壓層106的電壓水平。電壓控制過程可以被稱為電壓修正。在許多實施例中，位置0(102)中的邏輯向處理器外部的電壓調(diào)節(jié)器126發(fā)送電壓標識(VID)值124。電壓調(diào)節(jié)器126解釋VID值并且基于該信息調(diào)節(jié)供應給處理器100的電壓128。因此，在其中通過公共電壓層106向位置0(102)和位置1(104)供應相同電壓的許多實施例中，位置0(102)中的邏輯規(guī)定供應給位置0(102)和位置1(104)兩者的電壓。在許多其他的實施例中，位置0(102)中的邏輯可以向電壓調(diào)節(jié)器126發(fā)送除VID124之外的信息用于改變供應電壓水平。發(fā)送給電壓調(diào)節(jié)器126的信息可以是任何形式的，只要其通知電壓調(diào)節(jié)器126要供應給電壓層106的新電壓即可。在任何給定時間，位置1(104)可以具有與位置0(102)不同的電壓需求。因此，在許多實施例中，位置1(104)將其需要的電壓通過PMLink120傳達給位置0(102)，因此位置0(102)可從電壓調(diào)節(jié)器126請求至少該電壓量。在許多實施例中，由于處理器100中的功率節(jié)約邏輯，諸如增強型IntelSpeedStep技術或者其它處理器功率管理技術，如果核在睡眠模式、低頻模式、高頻模式、或者另一種這樣的變頻模式之間切換，則處理器100的每個位置可以積極地改變這些核的頻率。在這些實施例中，在任何給定時間，處理器功率管理邏輯可能需要改變正由PLL116和PLL118提供給這些核的時鐘信號的頻率。PLL鎖頻過程不是瞬時的，并且代替地需要有限時間窗。PLL鎖定(或者再鎖定)過程需要反饋環(huán)電路來幫助改變PLL頻率。每個PLL的反饋環(huán)電路受核電壓改變的影響，這造成更長的鎖定(再鎖定)時間。在PLL鎖頻的時間窗期間，供應給PLL反饋環(huán)電路所在位置的電壓保持穩(wěn)定是非常有益的。如果供應給PLL反饋環(huán)電路的電壓改變，PLL鎖頻過程潛在地將不會成功或者會花費更長的時段。因此，如果位置0(102)和位置1(104)兩者中的PLL都被給予時間窗，在該時間窗中它們能夠確信供應給它們的電壓將不會改變，那么位置0(102)和位置1(104)中的PLL都會受益。因此，在許多實施例中，可由位置1(104)向位置0(102)提供電壓穩(wěn)定(VStable)信號122線。該線可以是單引線、接口引腳、串行總線或者任何其它類型的物理通信接口，其將允許自從位置即位置1(104)向主位置即位置0(102)發(fā)送單個二進制信號。通常，在正常操作期間，VStable信號可為低(例如，關、空閑等等)。在給定時間，位置1(104)可能想要再鎖定PLL118以向核0(112)和核(114)提供不同頻率。在該點，位置1(104)中的邏輯可以斷言VStable信號122。在許多實施例中，VStable信號122通知位置0(102)停止任何進一步電壓修正并且在一時間窗中將供應電壓返回到標準最大供應電壓。在許多其它實施例中，VStable信號122還通知位置0(102)在該時間窗中停止對供應給電壓層的電壓進行任何其它額外異步改變。存在可被稱為電壓穩(wěn)定時間的時段，它是電壓調(diào)節(jié)器126將供應給電壓層106的電壓穩(wěn)定到最大供應水平所要花費的最大時間。實際的電壓穩(wěn)定時間可能隨不同處理器、不同電壓調(diào)節(jié)器以及在不同實現(xiàn)中有所不同。對于給定處理器，最大電壓穩(wěn)定時間將是電壓調(diào)節(jié)器的供應電壓從最低允許供應電壓傾斜上升到非修正最大供應電壓所要花費的時間。此外，穩(wěn)定部件的電壓的最大時段可能還會增加額外時間，諸如VStable122傳輸時間和VID124傳輸時間以及潛在地邏輯中的其它有限延遲。一旦確定了等于最大電壓穩(wěn)定時間的時段，位置1(104)中的邏輯可確信一旦在VStable信號122的斷言后流逝了該時段，將存在其中供應給電壓層106的電壓是穩(wěn)定的時間窗。在該時間窗期間，PLL118能夠確信PLL再鎖定可以在沒有由于電壓改變造成的中斷的情況下發(fā)生。在許多實施例中，一旦PLL118已完成再鎖定過程，位置1(104)中的邏輯可以取消斷言VStable信號122。取消斷言通知主位置0(102)其可以通過向電壓調(diào)節(jié)器126發(fā)送新VID124(或者其它電壓信息)來再次動態(tài)地改變供應給電壓層的電壓水平。在許多實施例中，與位置1(104)中VStable斷言邏輯相同或者類似的邏輯也駐留在位置0(102)中。位置0(102)PLL再鎖定邏輯還需要穩(wěn)定的電壓來再鎖定PLL116。因此，位置0(102)中的邏輯可以內(nèi)部地斷言VStable(圖1中未示出)以保證PLL116的穩(wěn)壓窗。圖2示出根據(jù)一些實施例的電壓穩(wěn)定信號和供應電壓的時序圖。圖中的X軸表示時間，并且因此，供應電壓水平200示出供應電壓保持恒定水平的時段以及供應電壓正在改變(相對于先前電壓水平升高或者降低)的其它時段。在圖表開始的初始時間點期間，VStable信號202被取消斷言(即“0”)。在某個時間點(時間204)，VStable信號202被斷言。在斷言該信號的時刻，電壓穩(wěn)定轉(zhuǎn)變時段206開始。如圖所示，在該時段開始，供應電壓水平200為低(即低于標準最大供應電壓水平)。在電壓穩(wěn)定轉(zhuǎn)變時段206期間，供應電壓從任何較低電壓水平傾斜上升到標準最大電壓供應水平(時間208)，并且在新水平上穩(wěn)定。在電壓穩(wěn)定在標準最大水平的同時或者在接下來的時間點(例如，時間210)，電壓穩(wěn)定轉(zhuǎn)變時段206達到其終點。在該點，最初斷言VStable信號202的邏輯意識到已達到穩(wěn)壓時間窗212。因此，可向斷言VStable信號202的邏輯保證有其中供應電壓將不會改變的某個時間窗。通常，時間窗有不確定長度，這允許電壓保持穩(wěn)定直到VStable信號202被取消斷言的時間點。當穩(wěn)壓窗212開始(在圖2中時間210)時，再鎖定PLL的邏輯可以開始以某個頻率再鎖定的過程。PLL再鎖定所花費的時長是因?qū)崿F(xiàn)而異的。VStable信號202將保持被斷言直到PLL再鎖定過程完成。因此，取決于再鎖定邏輯的速度、PLL中的組件以及其它系統(tǒng)相關的確定性變量，穩(wěn)壓窗在各計算機系統(tǒng)之間可以變化。在許多實施例中，一旦PLL已成功地被再鎖定，VStable信號斷言邏輯可以取消斷言VStable信號202。例如，在圖中時間214處捕獲取消斷言。取消斷言信號通知電壓改變(即修正)邏輯其可以在將來任何時間改變電壓。圖3是根據(jù)一些實施例在時鐘信號鎖頻過程期間穩(wěn)定供應電壓的裝置的圖解。描繪了具有兩個4核管芯100的8核處理器。在許多實施例中，處理器200包括兩個位置，位置0(302)和位置1(304)。這兩個位置都耦合到公共電壓層306。位置0(302)包括四個處理器核，核0(308)、核1(310)、核2(312)和核3(314)。位置1(304)也包括四個處理器核，核4(316)、核5(318)、核6(320)和核7(322)。每個核包括用以執(zhí)行指令的邏輯。因此，組合起來，兩個位置具有總共8個核，從而，處理器是具有兩個4核管芯的8核處理器。每個位置包括PLL反饋環(huán)電路即位置0(302)的PLL324和位置1(304)的PLL326以幫助生成時鐘信號。每個PLL能夠生成時鐘信號，位于每個相應位置的核能夠?qū)⒃摃r鐘信號用作參考時鐘。此外，每個PLL可通過再鎖定過程改變時鐘信號的頻率。在許多實施例中，功率管理鏈路(PMLink)328通信地耦合位置0和位置1。PMLink328的具體細節(jié)以及其到每個位置的接口在以上參考圖1進行了討論。在許多實施例中，就控制供應給電壓層306的電壓水平而言具有主位置和從位置。在許多實施例中，位置0(302)中的邏輯能夠控制供應給電壓層306的電壓水平。電壓控制過程可以被稱為電壓修正。在許多實施例中，位置0(302)中的邏輯向處理器外部的電壓調(diào)節(jié)器334發(fā)送電壓標識(VID)值332。電壓調(diào)節(jié)器334解釋VID值并且基于該信息調(diào)節(jié)供應給處理器300的電壓336。VStable信號斷言邏輯也在以上參考圖1進行了討論。圖4是根據(jù)一些實施例在時鐘信號鎖頻過程期間穩(wěn)定供應電壓的計算機系統(tǒng)的示例。計算機系統(tǒng)包括多核處理器(MCP)400。MCP400包括兩個位置，位置0(402)和位置1(404)。在圖4所示實施例中，每個位置包括單個處理器核，位置0(402)中的核0(406)以及位置1(404)中的核1(408)。在其它沒有示出的實施例中，每個位置的核的數(shù)目可以多于一個。例如，在其它實施例中，每個位置可以有兩個或四個核或者更多。可以被稱為主位置的位置0(402)通過向電壓調(diào)節(jié)器412發(fā)送電壓信息410來控制供應給處理器的電壓。電壓調(diào)節(jié)器412接收從電源414供應的功率，并且調(diào)節(jié)專門供應給處理器的電壓(416)。位置0(402)中的邏輯可通過在任何給定時間向電壓調(diào)節(jié)器412發(fā)送新電壓信息410來持續(xù)改變供應電壓416。在許多實施例中，將位置1(404)耦合到位置0(402)的線可以傳送VStable信號418。當位置1(404)中的邏輯斷言該信號時，位置0(402)將停止改變供應給處理器416的電壓。換句話說，在位置0(402)中的邏輯注意到VStable信號418已被斷言后，該邏輯將停止向電壓調(diào)節(jié)器412發(fā)送改變的電壓信息410。這將在一時間窗中創(chuàng)建穩(wěn)定電壓。在許多實施例中，該時間窗可以被維護直到VStable信號418已被取消斷言。在一些實施例中，當VStable信號到達位置0(402)時，位置0(402)中的邏輯可以開始一計時器，并且如果截至計時器耗盡時VStable信號還沒有被取消斷言，則電壓改變可以重新開始。圖5中的系統(tǒng)還可以包括用以控制訪問系統(tǒng)存儲器422的存儲器控制器420。系統(tǒng)存儲器422可以包括一種或多種類型的動態(tài)隨機存取存儲器(DRAM)——諸如雙數(shù)據(jù)率(DDR)同步DRAM的形式，和/或一種或多種類型的非易失性存儲器(NVM)，諸如基于閃存的存儲器。此外，系統(tǒng)還可以包括1/0(輸入/輸出)綜合件424。該I/O綜合件可以具有一個或多個集成I/O主機控制器，用于控制MCP400與一個或多個諸如大容量存儲設備426(例如，硬盤驅(qū)動)、NVM存儲設備428以及提供計算機系統(tǒng)和網(wǎng)絡432之間的訪問的網(wǎng)絡端口430等外圍設備之間的通信。I/O主機控制器可以利用一個或多個不同I/O接口，諸如USB(通用串行總線)接口、PCI(外圍組件互連)高速接口、IEEE(電氣電子工程師協(xié)會)1394“防火墻”接口，或者一個或多個其它I/O接口。在許多沒有示出的實施例中，圖形處理單元(GPU)可以耦合到MCP400或者集成到MCP400以向供用戶瀏覽信息的顯示設備(例如，平板監(jiān)視器)提供信息。圖5是在時鐘信號鎖頻事件期間穩(wěn)定供應電壓的過程的實施例的流程圖。可以由硬件(例如，通用計算機系統(tǒng)中的物理組件)、軟件(例如，存儲在計算機系統(tǒng)的存儲器中的程序指令)或者兩者組合來執(zhí)行該過程。圖5示出在MCP中的從位置和MCP中的主位置兩者上執(zhí)行的過程步驟。在圖5的中間用虛線畫出這些位置。因此處理邏輯處在兩個位置中。此外，如參照圖1-4在以上討論的，處理邏輯的結(jié)果是VStable信號的斷言和取消斷言?，F(xiàn)在轉(zhuǎn)到圖5，從位置的過程開始于從位置中的處理邏輯斷言VStable信號(處理框500)。在許多實施例中，從位置中的處理邏輯可以開始一計時器，用于倒計時電壓穩(wěn)定轉(zhuǎn)變時段(如以上參考圖2討論的)。從位置中的處理邏輯可以檢查以確定電壓穩(wěn)定轉(zhuǎn)變時段是否已經(jīng)流逝以及是否已經(jīng)達到穩(wěn)壓窗(處理框502)。如果還沒有達到穩(wěn)壓窗，那么處理邏輯返回框502。否則，如果已經(jīng)達到穩(wěn)壓窗，處理邏輯開始時鐘信號鎖頻過程(處理框504)。接下來，從位置中的處理邏輯檢查看是否以確定時鐘信號頻率是否被鎖定(處理框506)。如果否，處理邏輯返回框506。否則，如果頻率已經(jīng)被鎖定，那么從位置中的處理邏輯取消斷言VStable信號(處理框508)，并且在從位置中結(jié)束該過程?，F(xiàn)在轉(zhuǎn)到主位置，發(fā)生同樣的過程。具體地，主位置的過程開始于主位置中的處理邏輯斷言VStable信號(處理框510)。在許多實施例中，主位置中的處理邏輯可以開始一計時器，以倒計時電壓穩(wěn)定轉(zhuǎn)變時段(如以上參考圖2討論的)。主位置中的處理邏輯可以檢查以確定電壓穩(wěn)定轉(zhuǎn)變時段是否已經(jīng)流逝，以及是否已經(jīng)達到穩(wěn)壓窗(處理框512)。如果還沒達到穩(wěn)壓窗，那么處理邏輯返回框512。否則，如果已經(jīng)達到穩(wěn)壓窗，處理邏輯開始時鐘信號鎖頻過程(處理框514)。接下來，主位置中的處理邏輯檢查看時鐘信號頻率是否被鎖定(處理框516)。如果否，處理邏輯返回框516。否則，如果頻率已經(jīng)被鎖定，那么主位置中的處理邏輯取消斷言VStable信號(處理框508)，并且在主位置中結(jié)束該過程。源自從位置和主位置兩者的點線顯示斷言和取消斷言VStable信號的處理框。具體地，從位置斷言在框500開始，并且通過線520向或(OR)門524斷言，或門524斷言主位置中的實際VStable信號526。替換地，主位置斷言在框510開始，并且通過線522向或門524斷言，或門524斷言主位置中的實際VStable信號526。因此，揭示了在時鐘信號鎖頻過程期間穩(wěn)定供應電壓的處理器、系統(tǒng)以及方法。這些實施例已參考其特定的示例性實施例進行了描述。對于受益于本公開的人員來說明顯的是，可以對這些實施例作出各種修改和改變而不脫離在此所描述的實施例的寬泛精神和范圍。相應地，說明書和附圖應被認為是解說性的而不是限制意義的。權利要求一種處理器，包括第一位置和第二位置；將電壓穩(wěn)定信號從所述第二位置傳送到所述第一位置的鏈路；所述第一位置中的電壓修正邏輯，所述電壓修正邏輯耦合到所述鏈路，用于動態(tài)地改變供應給所述第一位置和第二位置的電壓；以及所述第二位置中的邏輯，其耦合到所述鏈路，用于斷言所述電壓穩(wěn)定信號，其中在斷言所述電壓穩(wěn)定信號后，所述第二位置被授予至少一時間窗，在所述時間窗中供應給所述第二位置的電壓不改變。2.如權利要求1所述的處理器，其特征在于，進一步包括所述第二位置中的時鐘信號發(fā)生邏輯，用于以多個頻率中的一個為所述第二位置提供時鐘信號。3.如權利要求2所述的處理器，其特征在于，進一步包括所述時鐘信號發(fā)生邏輯，用于在其中供應給所述第二位置的電壓不改變的所述時間窗期間將所述時鐘信號鎖定在第一頻率。4.如權利要求3所述的處理器，其特征在于，所述第二位置包括用于以下動作的邏輯在斷言所述電壓穩(wěn)定信號后在供應電壓進行穩(wěn)定時等待第一時段；以及允許所述時鐘信號發(fā)生邏輯在所述第一時段后開始將所述時鐘信號鎖定在第一頻率。5.如權利要求4所述的處理器，其特征在于，所述第二位置包括用于當所述時鐘信號已被鎖定在第一頻率時取消斷言所述電壓穩(wěn)定信號的邏輯。6.如權利要求1所述的處理器，其特征在于，每個位置具有一個或多個處理器核。7.如權利要求1所述的處理器，其特征在于，所述第一位置和第二位置兩者駐留在單個電壓層上。8.如權利要求1所述的處理器，其特征在于，進一步包括所述第一位置中的邏輯，用于斷言所述電壓穩(wěn)定信號，其中在斷言所述電壓穩(wěn)定信號后，所述第一位置被授予至少所述時間窗，在所述時間窗中供應給所述第一位置的電壓不改變。9.一種系統(tǒng)，包括多位置處理器，每個位置具有至少兩個核；將電壓穩(wěn)定信號從所述多位置處理器中的第二位置傳送至所述多位置處理器中的第一位置的鏈路；所述第一位置中的電壓修正邏輯，所述電壓修正邏輯耦合到所述鏈路，用于動態(tài)地改變供應給所述第一位置和第二位置的電壓；以及所述第二位置中的邏輯，其耦合到所述鏈路，用于斷言所述電壓穩(wěn)定信號，其中在斷言所述電壓穩(wěn)定信號后，所述第二位置被授予至少一時間窗，在所述時間窗中供應給所述第二位置的電壓不改變。10.如權利要求9所述的系統(tǒng)，其特征在于，進一步包括所述第二位置中的時鐘信號發(fā)生邏輯，用于以多個頻率中的一個為所述第二位置提供時鐘信號。11.如權利要求10所述的系統(tǒng)，其特征在于，進一步包括所述時鐘信號發(fā)生邏輯，用于在其中供應給所述第二位置的電壓不改變的所述時間窗期間將所述時鐘信號鎖定在第一頻率。12.如權利要求11所述的系統(tǒng)，其特征在于，所述第二位置包括用于以下動作的邏輯在斷言所述電壓穩(wěn)定信號后當供應電壓進行穩(wěn)定時，等待第一時段；以及允許所述時鐘信號發(fā)生邏輯在所述第一時段后開始將所述時鐘信號鎖定在第一頻率。13.如權利要求12所述的系統(tǒng)，其特征在于，所述第二位置包括用于當所述時鐘信號已被鎖定在第一頻率時取消斷言所述電壓穩(wěn)定信號的邏輯。14.如權利要求9所述的系統(tǒng)，其特征在于，每個位置具有一個或多個處理器核。15.如權利要求9所述的系統(tǒng)，其特征在于，所述第一位置和第二位置兩者駐留在單個電壓層上。16.如權利要求9所述的系統(tǒng)，其特征在于，進一步包括所述第一位置中的邏輯，用于斷言所述電壓穩(wěn)定信號，其中在斷言所述電壓穩(wěn)定信號后，所述第一位置被授予至少所述時間窗，在所述時間窗中供應給所述第一位置的電壓不改變。17.一種方法，包括將電壓穩(wěn)定信號從多位置處理器上的第二位置傳送至所述多位置處理器上的第一位置，其中所述第一位置動態(tài)地改變供應給所述第一位置和第二位置的電壓；在所述電壓穩(wěn)定信號的斷言后，向所述第二位置授予至少一時間窗，所述時間窗中供應給所述第二位置的電壓不改變。18.如權利要求17所述的方法，其特征在于，進一步包括以多個頻率中的一個為所述第二位置提供時鐘信號。19.如權利要求18所述的方法，其特征在于，進一步包括在其中供應給所述第二位置的電壓不改變的所述時間窗期間將所述時鐘信號鎖定在所述多個頻率中的第一頻率。20.如權利要求19所述的方法，其特征在于，進一步包括在所述電壓穩(wěn)定信號的斷言后當供應電壓進行穩(wěn)定時等待第一時段；以及允許所述時鐘信號在所述第一時段后開始鎖定在第一頻率的過程。21.如權利要求20所述的方法，其特征在于，還包括當所述時鐘信號已完成所述鎖定在第一頻率的過程時，取消斷言所述電壓穩(wěn)定信號。22.如權利要求17所述的方法，其特征在于，每個位置具有一個或多個處理器核。23.如權利要求17所述的方法，其特征在于，所述第一位置和第二位置兩者駐留在單個電壓層上。24.如權利要求17所述的方法，其特征在于，進一步包括從所述第一位置斷言所述電壓穩(wěn)定信號，其中在斷言所述電壓穩(wěn)定信號后，所述第一位置被授予至少所述時間窗，所述時間窗中供應給所述第一位置的電壓不改變。全文摘要公開了用于時鐘信號鎖頻的電壓穩(wěn)定。公開了處理器、系統(tǒng)和方法。在一實施例中，處理器包括第一位置和第二位置。具有將電壓穩(wěn)定信號從第二位置傳送至第一位置的鏈路。在第一位置中，電壓修正邏輯可動態(tài)改變供應給第一位置和第二位置的電壓。在第二位置中，具有用于斷言電壓穩(wěn)定信號的邏輯。在斷言電壓穩(wěn)定信號后，第二位置被授予至少一時間窗，該時間窗中供應給第二位置的電壓不改變。文檔編號G06F1/26GK101813968SQ20091025307公開日2010年8月25日申請日期2009年9月28日優(yōu)先權日2008年9月29日發(fā)明者I·哈瑞阿,J·阿拉雷,S·加哈吉達申請人:英特爾公司