專利名稱：芯片配置寄存器模塊低功耗設計的制作方法
技術領域：
本發(fā)明專利屬于CMOS集成電路領域，針對所有包含CMOS數(shù)字電路并且采用I2C 接口配置寄存器的芯片。本專利不限于某一個集成電路生產工藝，它涵蓋0. 35um, 0. 25um, 0. 18um,0. 13um，90nm，65nm，45nm，32nm以及與這些工藝相關的收縮(shrink)工藝。本技術 適用于SoC，ASIC和其它采用I2C接口配置寄存器的芯片的設計，在不影響配置功能的前提 下顯著降低功耗，以滿足低功耗的需求。
二.
背景技術：
出于對系統(tǒng)穩(wěn)定性和成本的考慮，市場對芯片的功能和性能提出越來越高的要 求。系統(tǒng)級用戶希望盡可能地降低系統(tǒng)電路的設計復雜程度，同時要求盡可能簡單的芯片 外圍電路。這使得越來越多的功能被集成到芯片里，導致現(xiàn)代集成電路的規(guī)模的日益增大。 一般來講，對于此類多功能的芯片，在某些應用場合，芯片的一部分功能會使用，而在另一 種應用中，芯片的另一部分功能會使用。大多數(shù)情況下，在一種應用中，不是所有的芯片功 能都被使用。所以，對芯片各個功能的控制就成為必要。一方面是選擇一種需要的功能，另 一方面是降低不必要的功耗?，F(xiàn)代的大規(guī)模芯片的功能很復雜，例如，為了擴大應用范圍要求包含實現(xiàn)同一功 能的幾種接口、為了提高靈活性要求大多數(shù)模塊的功能都可以獨立開關、還有總線位寬和 運行速度等參數(shù)的選擇等，這些功能都需要相應的寄存器來配置。一個芯片中含有數(shù)以千 計的配置寄存器已經很常見。為了保持良好的兼容性，這些寄存器一般通過PHILIPS I2C 接口來配置。為了提高配置速度，一般系統(tǒng)主設備會使用快速模式(400KHZ)甚至高速模式 (3.4MHz)來訪問這些寄存器。為了符合I2C的規(guī)范(例如，為了靈活應用于不同總線負載 的場合，要求SCL/SDA建立和保持時間、濾除總線毛刺的脈寬等精確可控)，提供給芯片配 置寄存器模塊的系統(tǒng)時鐘(System Clock)頻率應該在百兆赫茲的量級。所以，即使芯片關 閉所有功能處于待機節(jié)電模式(Power Down Mode)，配置寄存器模塊本身的功耗也是很可 觀的，尤其是對于功耗要求很高的手持移動設備。在持續(xù)正常工作情況下，當寄存器配置完 畢后，此模塊處于一種相對靜態(tài)的狀態(tài)(一般會周期性或間歇性的工作，例如檢測芯片內 各種工作狀態(tài))，如果在此期間也能設法降低此模塊的功耗，對于提高設備的續(xù)航時間是很 有意義的。功耗降低的同時也會降低芯片的發(fā)熱量，可以提高系統(tǒng)的可靠性和使用壽命。
三.

發(fā)明內容
本專利提出的芯片配置寄存器模塊低功耗設計方法包括一個簡單的RC濾波器 (RC Filter)、一個簡單的異步 I2C Slave (Simple Async I2C Slave)、一個全功能的同步 I2C Slave (Fully Functional Sync I2C Slave)、寄存器組(Regl，Reg2，Reg3 等等)和一 個門控時鐘生成單元(Gated Clock Generator) 0本專利提出的降低芯片配置寄存器模塊 功耗的方法是在正常工作模式下，同步Slave讀寫寄存器組。沒有被訪問的其它所有寄存 器組的時鐘會被自動關閉。當系統(tǒng)配置完成后，如果同步Slave沒有被訪問，所有寄存器組的時鐘會被自動關閉。當同步Slave再次被訪問時，被訪問的寄存器組的時鐘會被自動打 開，而其它寄存器組的時鐘仍然處于關閉狀態(tài)。在正常工作模式下，異步Slave被關閉。如 果系統(tǒng)不使用此芯片，會配置此芯片為待機節(jié)電模式，此時同步Slave和所有寄存器組的 時鐘都被關閉，而異步Slave則開始工作，檢測芯片是否被訪問。一旦檢測到芯片再次被訪 問，它會開啟同步Slave，使其正常工作，同時待機節(jié)電狀態(tài)被自動解除，異步Slave被自動 關閉。異步Slave工作在I2C總線的頻率，所以其在工作狀態(tài)時只需要極少的功耗。本專利提出的配置寄存器模塊低功耗設計方法僅僅針對于配置寄存器模塊本身， 而芯片的其它模塊是否處于待機節(jié)電狀態(tài)由其它相關寄存器來控制。所以，只要相關寄存 器被配置為待機節(jié)電模式，其它模塊就會處于待機節(jié)電狀態(tài)，而與芯片是否被系統(tǒng)主機訪 問無關。但是，配置寄存器模塊本身的工作狀態(tài)是與此相關的。由此可進一步將待機節(jié)電 模式細分成兩種待機節(jié)電模式普通待機節(jié)電模式(配置寄存器模塊正常工作而其它模塊 待機節(jié)電)和深度待機節(jié)電模式(配置寄存器模塊和其它模塊均待機節(jié)電)。本文描述的 待機節(jié)電模式為深度待機節(jié)電模式。
四.


圖1所示的是目前一般采用的寄存器低功耗設計結構。此處及下文以含有兩個 寄存器組的配置寄存器模塊為例進行描述。它包含一個全功能的同步I2C Slave (Fully Functional Sync I2C Slave)、寄存器組(Regl，Reg2)和一個頻率變速單元(Frequency Shift Gear)。它主要采用變頻的方式達到調節(jié)功耗的目的。同步I2C Slave和寄存器組 沒有單獨的時鐘，它們工作在同一頻率(sysclk shift)。在正常工作條件下，它們工作在全 速時鐘頻率。當被設置為待機節(jié)電模式時，頻率變速單元在power down信號的控制下將時 鐘降頻，使得整個配置寄存器模塊工作在一個較低的頻率，從而使它們的功耗降低。當回到 正常工作模式時，p0Wer_d0Wn被清除，這樣配置寄存器模塊又會工作在全速狀態(tài)。由此可 以看出，在正常工作條件下，配置寄存器模塊一直是全速運轉的，即使沒有被訪問，也不會 節(jié)省功耗。在待機節(jié)電模式下，(因為要支持喚醒功能，所以此模塊必須要處于工作狀態(tài)， 即必須要被提供時鐘，持續(xù)檢測是否被訪問)，雖然工作在較低頻率，但是由于此模塊是同 步工作方式，所以時鐘頻率也會比I2C總線頻率高幾倍，功耗并沒有達到最優(yōu)化。若長時間 處于此狀態(tài)，無謂的功耗是一種很大的浪費，對于手持和移動設備是很不利的。圖中SCL和 SDA分別是I2C總線的串行時鐘線和串行數(shù)據(jù)線。c0nfig_addr和Config_data分別是主 機要尋址的寄存器地址和要寫入被尋址寄存器的配置數(shù)據(jù)。Control Signals是送往芯片 各個功能模塊的控制信號。圖2所示的是本專利提出的配置寄存器模塊低功耗設計結構。它包含一個簡單的 RC 濾波器(RC Filter)、一個簡單的異步 I2C Slave (Simple Async I2C Slave)、一個全功 能的同步 I2C Slave (Fully Functional Sync I2C Slave)、寄存器組(Regl，Reg2)和一個 門控時鐘生成單元(Gated Clock Generator)。在待機節(jié)電模式時它采用異步I2C Slave 檢測是否被訪問，而同步I2C Slave完全關閉。由于異步I2CSlave工作在I2C總線的頻 率，并且采用簡單的結構，所以功耗非常小。在正常工作模式下，只有被訪問時整個模塊才 處于全速工作狀態(tài)，當沒有被訪問時，龐大的寄存器組全部關閉，據(jù)此來動態(tài)調節(jié)模塊的工 作狀態(tài)，達到功耗最優(yōu)化的目的。簡單RC濾波器是為了濾除I2C總線上的毛刺，防止異步
4I2C Slave發(fā)生誤動作。此RC濾波器是單向的，所以異步I2C Slave的總線端接口也是單 向的。全功能的同步I2C Slave已經包含了同步濾除毛刺的功能，無需額外的濾波器，它的 總線端SDA接口是雙向的。圖3所示的是本專利提出的配置寄存器模塊低功耗設計結構中的門控時鐘生成 單元。它包含一個D型同步觸發(fā)器DFF、一個帶有置位復位功能的鎖存器RS Latch和若干 常用邏輯門。此單元在相關信號的控制下為配置寄存器模塊的其它部分提供時鐘。圖4所示的是系統(tǒng)主機配置一個字節(jié)寄存器的完整波形圖。此處以系統(tǒng)主機向設 備地址為0x72的Slave的0x45寄存器寫入0x63為例。從圖中可以看出，一個完整的寫入 一個字節(jié)的過程分為八個階段主機發(fā)送開始條件，啟動一次傳輸。Slave檢測該開始條件。對應圖中的 startconditioru主機發(fā)送設備地址對Slave進行尋址。Slave接收并解析該設備地址。對應圖中 的device addressing。設備地址的最低位表示主機的訪問是寫操作還是讀操作。0代表 寫操作，1代表讀操作。若主機發(fā)送的設備地址與Slave的地址相符，Slave將作出應答。對應圖中的 acknowledgement0主機收到Slave的應答后發(fā)出要訪問的寄存器地址，對Slave的寄存器進行尋址。 Slave接收該寄存器地址。對應圖中的register addressing。若Slave包含此寄存器則對該寄存器地址作出應答。對應圖中的 acknowledgement0主機收到Slave的應答后發(fā)出要寫入的一個字節(jié)數(shù)據(jù)，對已尋址的寄存器進行寫 操作。Slave接收該數(shù)據(jù)。對應圖中的writing register。若Slave接收數(shù)據(jù)成功則對主機作出應答。對應圖中的acknowledgement。主機收到Slave的應答后發(fā)出停止條件，結束此次傳輸。Slave接收該停止條件。對應圖中的 stop condition。圖5所示的是配置寄存器模塊從進入待機節(jié)電模式到恢復正常工作模式的過程 中相關信號的波形。圖中SCL和SDA只示出將p0Wer_d0Wn設置為1的寫操作過程的最后 兩個階段(g_h)。相關信號在此期間發(fā)生變化。前六個階段參考圖4。此后配置寄存器模 塊進入待機節(jié)電模式。圖中假設一段時間之后，主機再次訪問芯片，配置寄存器模塊從待機 節(jié)電模式恢復到正常工作模式。
五.
具體實施例方式以下內容具體的說明本發(fā)明在實際應用中的原理和可實施的方案。本發(fā)明不僅 僅限于以下所描述的應用及設計方案，如果對該領域了解并有足夠的電路設計專業(yè)知識的 人，很容易將本專利推廣并應用于其他領域。其他的具體方法也許會對結構，邏輯，電路實 施，生產過程，或其他的參數(shù)進行改變，但基本原理不變。該專利的實施不僅限于本文的描 述，而本文中的框圖及電路，都可以根據(jù)應用的具體的情況，進行適當?shù)恼{整和改變，從而 達到最佳效果。本專利提出的具體實施按照圖2和圖3所示的結構進行。圖2中包含兩個寄存器組，故有兩個設備地址device 1 address和device 2 address。任意一個寄存器組被 尋址時，相應的設備被尋址信號(device addressed)會有狀態(tài)指示。即若Regl被尋址， 則 devl_adrsd 為 1 而 dev2_adrsd 為 0 (當異步 I2C Save 工作時)，或 regl_adrsd 為 1 而 reg2_adrsd為0(當同步I2C Save工作時)。Reg2被尋址時同理。sysclk_sync_i2c是提 供給同步I12C Slave的時鐘，sysClk_regl是提供給寄存器組1 (Regl)的時鐘，sysclk_ reg2是提供給寄存器組2(Reg2)的時鐘。同步I2C Slave能夠執(zhí)行所有符合I2C協(xié)議的操 作，因此在正常工作過程中會執(zhí)行圖4所示的八個階段(a_b)。但是異步I2C Slave是一個 只具有簡單功能的I2C Slave，它只能執(zhí)行前兩個階段(a_b)。因此異步I2C Slave不會對 主機的訪問作出響應。poWer_dOWn待機節(jié)電模式的控制信號，也是異步I2C Slave的使能 信號，高電平有效。devs_adrsd是devl_adrsd和dev2_adrsd相或邏輯運算的結果，表示配 置寄存器模塊包含的任一設備被尋址。它被用來在配置寄存器模塊恢復到正常工作模式時 開啟同步I2C Slave的時鐘sysclk_sync_i2c，同時作為power_down的復位信號(reset_ pd)。power_down 被復位一段時間后異步 I2C Slave 會被關閉，devl_adrsd 和 dev2_adrsd 輸出0。復位p0Wer_d0Wn不會立即關閉異步I2C Slave是因為此模塊要把相關的主機訪 問信息提供給同步I2C Slave。在異步I2C Slave被關閉之前，devl_adrsd或dev2_adrsd 的有效高電平將會保持，它們輸出至同步I2C Slave用來觸發(fā)regl_adrsd和reg2_adrsd。 因為在恢復正常工作之前同步I2C Slave是關閉的，依靠異步I2C Slave來檢測是否被訪 問，所以在檢測到訪問之后，工作模式由待機節(jié)電向正常工作轉換，異步I2C Slave在被關 閉之前必須要把主機要訪問哪一個設備的信息傳送給同步I2C Slave,同步I2C Slave才能 正確的完成后續(xù)的操作。synC_SCl是SCL經sysclk同步之后的版本。本發(fā)明專利的原理結合圖3、圖4和圖5來說明。在包含有該結構的芯片復位 (reset_n)完成后，所有寄存器組(Regl和Reg2)被復位為預設值。p0Wer_d0Wn信號被復 位為 0，異步 I2C Slave 關閉，devl_adrsd、dev2_adrsd 和 devs_adrsd 均為 0。同步 I2C Slave正常工作。進入待機節(jié)電模式主機要使芯片進入待機節(jié)電模式需要對Regl的p0Wer_d0Wn 進行設置。此過程類似圖4所示過程。在g階段，同步I2C Slave接收完成寫入的數(shù)據(jù)，對 主機作出響應，同時把接收的數(shù)據(jù)傳送至相應的寄存器中。故此時poWer_dOWn輸出1。但 是此時傳輸尚未完成，同步I2C Slave要完成應答，時鐘SySClk_SynC_i2C不能停止，要等 到進入h階段后才能關閉sysclk_sync_i2c。故在圖3中用SynC_SCl上升沿觸發(fā)DFF來 米樣power_down。regl_adrsd禾口 reg2_adrsd會被power_down復位，等待下次芯片被訪問 時由devladrsd或deV2_adrsd來觸發(fā)。在h階段，同步I2C Slave和所有寄存器組時鐘 都被關閉，其內部相關狀態(tài)也被復位，而異步I2C Slave啟動主機訪問檢測。至此，配置寄 存器模塊進入待機節(jié)電模式?；謴驼９ぷ髂Ｊ街鳈C再次訪問芯片前，配置寄存器模塊處 于待機節(jié)電模式，異步I2C Slave處于檢測訪問狀態(tài)。當檢測到主機再次訪問芯片時，配置 寄存器模塊即開始由待機節(jié)電模式向正常工作模式轉換。異步I2C Slave執(zhí)行圖4中的a 和b階段，得到主機尋址的主設備地址信息。假設主機要訪問的設備是device 2，則dev2_ adrsd 禾口 devs_adrsd 均輸出 1。devs_adrsd (reset_pd)會立艮口 復位寄存器中 power_down 為0，經過延遲(圖3中的Delaly)后開啟同步I2C Slave時鐘sysclk_sync_i2c (Delaly的 作用是確保RS鎖存器的置位和復位輸入端不會同時為1，避免競爭狀態(tài)的出現(xiàn)，提供電路工作的可靠性)，此時reg2_adrsd即可被dev2_adrsd觸發(fā)，從而打開Reg2的時鐘sysclk_ reg2。同步I2C Slave接下來開始應答，接替異步I2C Slave，繼續(xù)執(zhí)行c_h階段，完成此 次傳輸。異步I2C Slave在power_down被reset_pd復位一段時間后關閉，devl_adrsd和 dev2_adrsd也被復位，同時，devs_adrsd輸出0。至此，配置寄存器模塊已恢復到正常工作 模式。本發(fā)明專利提出的電路結構不僅局限于應用在CMOS集成電路中，其它所有可實施的 形式都是本發(fā)明專利的應用范圍，例如分立電路、FPGA實現(xiàn)等。對本專利的侵權，一般可以 對其實施電路的分析來判斷，在無法得到其電路的情況下，可以采用對其芯片進行解剖、拍 照的反向分析方法來判斷；若不是集成電路實現(xiàn)方式，可以采用代碼分析、信號分析等方法 來判斷?？赡軜嫵汕謾嗟臋C構包括各種有廠、無廠的芯片設計公司，研究機構、學校等。
權利要求
圖2中所示的設計結構一個簡單的RC濾波器(RC Filter)、一個簡單的異步I2C Slave(Simple Async I2C Slave)、一個全功能的同步I2C Slave(FullyFunctional Sync I2C Slave)、寄存器組(Reg1，Reg2，Reg3等等)和一個門控時鐘生成單元(Gated Clock Generator)。在待機節(jié)電模式時采用異步I2CSlave檢測是否被訪問，而同步I2C Slave和所有寄存器組完全關閉。在正常工作模式下，當被訪問時同步I2C Slave和被尋址的寄存器組處于全速工作狀態(tài)，未被尋址的所有寄存器組均處于關閉狀態(tài)；當沒有被訪問時，龐大的寄存器組全部關閉。據(jù)此來動態(tài)調節(jié)模塊的工作狀態(tài)，達到功耗最優(yōu)化的目的。
2.圖2中所示的異步I2CSlave工作在I2C總線的頻率，只執(zhí)行檢測主機發(fā)出的開始 信號和接收解析設備地址操作(圖4中的a和b階段)，以極小的功耗為同步I2C Slave提 供主機的訪問信息。置于異步I2C Slave之前的RC濾波器用來濾除I2C總線上的毛刺，防 止異步I2C Slave發(fā)生誤動作。
3.圖2中所示的同步I2CSlave和各寄存器組分別使用不同的時鐘。這些相互獨立的 時鐘由門控時鐘生成單元在相關控制信號的控制下產生，用來開啟需要工作的模塊，而不 需工作的模塊的時鐘保持關閉狀態(tài)以節(jié)省功耗。
4.圖2中所示的包含待機節(jié)電模式控制信號(p0Wer_d0Wn)的寄存器應該在配置寄 存器模塊從待機節(jié)電模式轉換到正常工作模式的過程中被復位，以使其不影響正常工作模 式。該寄存器可由設備被尋址信號(devs_adrsd)來復位。devs_adrsd是devl_adrsd和 deV2_adrSd等相或邏輯運算的結果，表示配置寄存器模塊包含的任一設備被尋址。
5.圖2中所示的待機節(jié)電模式控制信號(p0Wer_d0Wn)應該作為異步I2CSlave的使 能信號，復位其輸出信號設備被尋址信號(devladrsd和deV2_adrSd等)。同時作為同 步I2C Slave的輸出信號寄存器組被尋址信號(regl_adrsd和reg2_adrsd等)的復位信 號。其還可以作為門控時鐘生成單元的控制信號用以控制同步I2C Slave和各寄存器組時 鐘的開啟和關閉。
6.圖2中所示的配置寄存器模塊本身和芯片的其它模塊的待機節(jié)電模式是分別控制 的。配置寄存器模塊本身的待機節(jié)電狀態(tài)由待機節(jié)電模式控制寄存器(p0Wer_d0wn)來設 置，芯片其它模塊的待機節(jié)電狀態(tài)可由其它任意寄存器來設置。由此可進一步將待機節(jié)電 模式細分成兩種待機節(jié)電模式普通待機節(jié)電模式(配置寄存器模塊正常工作而其它模塊 待機節(jié)電)和深度待機節(jié)電模式(配置寄存器模塊和其它模塊均待機節(jié)電)。
7.圖3中所示的門控時鐘生成單元的完整電路。其中包含一個D型同步觸發(fā)器DFF、 一個帶有置位復位功能的鎖存器RS Latch和若干常用邏輯門。此單元在相關信號的控制 下為配置寄存器模塊的其它部分提供時鐘，完成配置寄存器模塊由待機節(jié)電狀態(tài)向正常工 作狀態(tài)轉換。其中DFF的作用通過使用同步過的SCL(SynC_SCl)的上升沿觸發(fā)DFF采樣待 機節(jié)電模式控制信號(poWer_dOWn)來延遲關閉同步I2C Slave的時鐘，使其能夠完成一個 完整的I2C數(shù)據(jù)傳輸。Delaly的作用是確保RS鎖存器的置位和復位輸入端不會同時為1， 避免競爭狀態(tài)的出現(xiàn)，提供電路工作的可靠性。
8.本發(fā)明專利提出的電路結構不僅局限于應用在CMOS集成電路中，其它所有可實施 的形式都是本發(fā)明專利的應用范圍，例如分立電路、FPGA實現(xiàn)等。
全文摘要
本發(fā)明提出的芯片配置寄存器模塊低功耗設計方法包含了一個簡單的異步I2CSlave(Simple Async I2C Slave)、一個全功能的同步I2C Slave(Fully FunctionalSync I2C Slave)。在正常工作模式下，同步Slave讀寫寄存器組。沒有被訪問的其它所有寄存器組的時鐘會被自動關閉。當系統(tǒng)配置完成后，如果同步Slave沒有被訪問，所有寄存器組的時鐘會被自動關閉。當同步Slave再次被訪問時，被訪問的寄存器組的時鐘會被自動打開，而其它寄存器組的時鐘仍然處于關閉狀態(tài)。在正常工作模式下，異步Slave被關閉。如果系統(tǒng)不使用此芯片，會配置此芯片為待機節(jié)電模式，此時同步Slave和所有寄存器組的時鐘都被關閉，而異步Slave則開始工作，檢測芯片是否被訪問。一旦檢測到芯片再次被訪問，它會開啟同步Slave，使其正常工作，同時待機節(jié)電狀態(tài)被自動解除，異步Slave被自動關閉。
文檔編號G06F15/76GK101937420SQ20091011705
公開日2011年1月5日 申請日期2009年6月29日 優(yōu)先權日2009年6月29日
發(fā)明者夏洪鋒, 陳 峰 申請人:龍迅半導體科技(合肥)有限公司