專利名稱：同時減輕集成電路老化和降低泄漏功耗的電源電壓調(diào)整法的制作方法
技術領域：
本發(fā)明涉及一種同時減輕集成電路老化和降低泄漏功耗的電源電壓調(diào)整方法，屬于集成電路設計技術領域。
背景技術：
隨著CMOS工藝特征尺寸的不斷降低， 一種稱為負偏置溫度不穩(wěn)定性(Negative Bias Temperature Instability,簡稱NBTI)的老化機制逐漸成為影響數(shù)字集成電路可靠性的最重要因素之一。NBTI是PMOS晶體管特有的一種效應，當PMOS晶體管處于反向偏置條件時會發(fā)生NBTI效應。
在集成電路的制造過程中，當對硅進行氧化時，由于工藝的原因必須引入氫原子，因此除了會在氧化物中形成通常的硅-氧(Si-O)化合鍵，也會形成一部分硅-氫(Si-H)化合鍵，這些Si-H鍵相對于Si-O鍵屬于弱化合鍵。當PMOS管處于負偏置時，由于柵極電場的作用，在溝道反型層中的空穴會發(fā)生隧穿進入柵氧化層，并被界面處的Si-H鍵捕獲，這樣Si-H鍵會發(fā)生斷裂，并形成相當于正電荷的界面陷阱和氫原子；氫原子向柵極方向擴散，從而使得前面的化學反應可以不斷進行。界面陷阱會提高PMOS管的閾值電壓的絕對值，使PMOS管的工作電流下降，延時增加，造成電路的性能下降，甚至造成電路邏輯功能上的錯誤。相關的研究和實際測量數(shù)據(jù)都表明，由NBTI導致的PMOS管的閾值電壓的增加量(A4)和電路工作時間(0滿足一個指數(shù)關系式△Chr (1)
其中，iV是一個和工藝特征尺寸、溫度、電源電壓、器件摻雜濃度等有關的常數(shù)，
"是時間依賴指數(shù)(對H2擴散模型『1/6，對H擴散模型"4/4)。
NBTI機制在MOS管發(fā)展的初期就被人們發(fā)現(xiàn)。近年來，隨著MOS管柵氧層厚度的不斷降低，NBTI效應變得越來越嚴重。最近兩三年，不斷有學者提出減輕NBTI老化的技術。Kumar等學者在Adaptive Techniques for OvercomingPerformance Degradation due to Aging in Digital Circuits —文中，提出了動態(tài)適應的偏置電壓和電源電壓調(diào)整法，他們在電路運行的時候根據(jù)電路的實際情況決定出需要的晶體管電源電壓和偏置電壓，但是他們的技術增加電路泄漏功耗達27%。此外還有NBTI綜合法、輸入向量控制、內(nèi)部節(jié)點控制等優(yōu)化技術。
另一方面，隨著工藝的進步，電路的工作頻率越來越高，單位面積上邏輯門的個數(shù)也在快速增長，因此，CMOS電路的功耗問題成為電路設計中的一個非常重要的問題。電路總功耗分為動態(tài)功耗和靜態(tài)功耗兩部分。當電路運行時，電路功耗主要為動態(tài)功耗；電路處于閑置狀態(tài)時，電路功耗主要為靜態(tài)功耗，即各個MOS管的泄漏功耗。但是電路運行的時候也一樣存在泄漏功耗。泄漏功耗主要包括亞閾值泄漏、柵極泄漏、柵泄漏引起的漏極泄漏等。在納米器件時代，MOS管的泄漏功耗越來越大，由此造成的靜態(tài)功耗所占電路總功耗的比重也逐漸提高，泄漏功耗已經(jīng)成為CMOS電路功耗的一個主要部分。目前工業(yè)界用來降低泄漏功耗的最常用的技術有雙閾值分配和電源電壓屏蔽等。雙閾值分配，主要思想是在保證電路性能的基礎上，在需要高性能的地方采用低閾值的晶體管，在其他地方采用高閾值的晶體管來降低泄漏功耗；電源電壓屏蔽法是在電源線和邏輯模塊中插入睡眠晶體管，當電路閑置時，使用控制信號關斷睡眠晶體管，使邏輯電路的電源電壓接近于零，從而降低泄漏功耗。除此之外，還有輸入向量控制、動態(tài)電壓調(diào)整和動態(tài)閾值調(diào)整等優(yōu)化技術。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種同時減輕由負偏置溫度不穩(wěn)定性引起的電路老化和降低泄漏功耗的電源電壓分配方法。通過使用一高一低的雙電源電壓，并在電路運行的時候動態(tài)地調(diào)整電路的電源電壓，達到同時減輕電路老化和降低泄漏功耗的目的。
本發(fā)明的特征在于，所述方法是一種用計算機對由MOS晶體管組成的集成
電路進行仿真設計的方法，步驟如下步驟(l)，計算機初始化，
設定仿真模塊HSPICE，用于計算邏輯門的泄漏功耗，用于計算邏輯門的
輸入為輸入向量^p^時的概率、以及計算邏輯門延時和所述集成電路延時的仿
真模塊PrimeTime，
輸入所需要設計的集成電路的拓撲序列；
步驟(2)，計算所述集成電路的時序信息，找出該集成電路中延時最大的路徑，稱為關鍵路徑，關鍵路徑上的邏輯門稱為關鍵邏輯門；
步驟(3)，把所述集成電路中的所有邏輯門分為以下兩類邏輯門集合
高電源電壓邏輯門集合HVGS，由所述關鍵路徑上的邏輯門組成，統(tǒng)一使用高電源電壓，用「w;^表示，并設定一個高電源電壓候選序列，
低電源電壓邏輯門集合LVGS,由所有非關鍵路徑上的邏輯門組成，統(tǒng)一使用低電源電壓，用「^。w表示；步驟(4)，為所述集成電路的延時設定一個延時約束值，使該集成電路在整個
壽命期間內(nèi)工作時發(fā)生的延時均小于所述延時約束值；
步驟(5)，按以下步驟計算出所述集成電路的延時在何時將超過所述延時約束
值
步驟(5.1)，每增加一個單位時間A/，按下式計算每個邏輯門s的閾值電壓的
增加量A^(":
A^(七竭剩"， 其中，iV("是所述邏輯門s的老化參數(shù)，由器件手冊的參數(shù)決定，"是時間 依賴指數(shù)，對H2擴散模型^1/6，對H擴散模型『1/4， 再按下式計算所述邏輯門s的延時Z^/"y(":
,)=尺歸腦
其中，"為速度飽和因子，1^"<2，《(p)由器件手冊查出，C^("為邏 輯門s的負載電容，「w("為邏輯門s的電源電壓，^。為邏輯門的初始閾值電 壓，為設定值，
所述集成電路的總延時由所述仿真模塊PrimeTime計算得到，
步驟(5.2)，計算所述集成電路在每增加一個單位時間A^后的電路延時，若所
述延時超過所述延時約束值，則該時刻即為下一個需要動態(tài)調(diào)整電源電壓的時
間點[+1;
步驟(6)，在步驟(5)得到的動態(tài)計算出的時間點^上，按下述步驟對所述電源 電壓進行動態(tài)調(diào)整
步驟(6.1)，選擇并優(yōu)化在^+1時間點的高電源電壓，步驟如下
步驟(6丄1)，從所述高電源電壓序列中任選一個高電源電壓作為(+1時間點的高電源電壓，并分配給所述關鍵路徑上的各個關鍵邏輯門，
步驟(6丄2)，按下式計算用于優(yōu)化所述集成電路的延時和泄漏功耗的目標函 數(shù)F的值
其中"和5為權重常數(shù)"+B=1 ，所述^和5的值均由設計要求而定，) 為時間點^時所述集成電路的延時，由所述仿真模塊PrimeTime得到，
是時間點(.時的所述集成電路的總泄漏功耗，對于每一個邏輯門而言， 泄漏功耗/LJ"由下式給出，s為該邏輯門的序號
《w (" = (" x S [7滅"，z'"P",， ^ 0)， ^ (") x尸ro6" /"p"0],
其中，Uw'"/^，^O)，400)為該邏輯門s在輸入向量為z'"p^、電源電
壓為^("、閾值電壓為4(力時的漏電流，所述漏電流由所述仿真模塊HSPICE 得到，
尸raZ^，/"/ "f)表示該關鍵邏輯門s的輸入向量為z'"戸/的概率，由所述仿真 模塊PrimeTime得到，
再按下式計算所述集成電路在^時間點的總泄漏功耗
其中，S為所述集成電路的邏輯門總數(shù)，
步驟(6丄3)，遍歷所述高電源電壓候選序列，按步驟(6丄1)和(6丄2)所述的方 法計算所述各對應的目標函數(shù)F的值，取使F值最小時的高電源電壓值作為優(yōu) 化的，并分配給所述關鍵路徑上的各個關鍵邏輯門；
步驟(6.2)，確定并優(yōu)化^時間點上的最優(yōu)的低電源電壓步驟(6.2.1)，對于從所述低電源電壓邏輯門集合LVGS中的任何一個非關鍵
邏輯門/，計算放松后的延時^U^(/):
其中，^L^,(/)為該非關鍵邏輯門/在低電源電壓未調(diào)整前的(時間點上的
延時值，由所述仿真模塊PrimeTime得到，為該非關鍵邏輯門/的延時 緩沖，也由所述仿真模塊PrimeTime得到，C為安全系數(shù)，在0和1之間取值， 步驟(6.2.2)，按步驟(6.2.1)所述方法計算所述低電源電壓邏輯門集合LVGS 中的所有非關鍵邏輯門的放松后的延時D"^(/)，
步驟(6.2.3)，按下式計算所述各個非關鍵邏輯門的低電源電壓「必w(/)，取其 最大值為優(yōu)化后的夂+1時間點上的所述集成電路的低電源電壓，并分配給所述非 關鍵路徑上的各個非關鍵邏輯門，
* H。"，
其中，"為速度飽和因子，1^"<2，《(/)由器件手冊査出，CJ/)為非關 鍵邏輯門/的負載電容；
步驟(7)，重復執(zhí)行步驟(5)和步驟(6)直到電路壽命的終點。
利用本發(fā)明提出的同時減輕集成電路老化和降低泄漏功耗的電源電壓分配 方法，具有以下有益效果
1) 不改變所述電路的拓撲結構、邏輯關系，不改變電路中門和晶體管的結
構；
2) 計算機仿真設計所需的時間很短；
3) 充分利用了所述電路可優(yōu)化的余地，在直接影響電路性能的關鍵邏輯門 上使用高電源電壓以保證性能，在不影響電路性能的其他門上使用低電源電壓以降低泄漏功耗；
4)動態(tài)調(diào)整的方法能夠很好地適應電路，使得電路的性能參數(shù)始終能精確
地滿足要求，在整個電路的壽命期間內(nèi)有效地同時減輕老化、降低泄漏功耗。
圖1是電源電壓調(diào)整是如何改進門延時的。
圖2是電源電壓調(diào)整是如何改進電路延時的:——為不使用任何優(yōu)化技術時電路
的延時變化情況，+為使用本發(fā)明的技術后的電路延時變化情況。
圖3是電源電壓調(diào)整是如何改進電路泄漏功耗的:——為不使用任何優(yōu)化技術時
電路的總泄漏功耗變化情況，+為使用本發(fā)明的技術后電路的總泄漏功耗
變化情況。
圖4是雙重電源電壓的變化情況——為高電源電壓的變化情+況，為低電
源電壓的變化情況。
圖5是電源電壓分配流程。
具體實施例方式
本發(fā)明提出的同時減輕集成電路老化和降低泄漏功耗的電源電壓分配方法， 結合
如下。
雖然很多學者分別提出了減輕NBTI老化效應和降低泄漏功耗的方法，但是 幾乎沒有學者提出一種能同時達到這兩個目的有效方法，而且很多方法都是電 路設計時的技術， 一旦設計好了，在電路工作中參數(shù)都保持不變。由于工藝擾 動等因素的影響，實際成品電路可能和設計不一樣，而且受環(huán)境因素等影響，實際電路的表現(xiàn)可能會發(fā)生變化。本發(fā)明提出的方法，利用雙重電源電壓，同 時減輕電路老化和降低泄漏功耗，并且在電路運行過程中根據(jù)電路的表現(xiàn)，動 態(tài)調(diào)整這兩個電源電壓以保證在整個電路工作期間內(nèi)電路延時能精確地滿足要 求、泄漏功耗盡量小。
本發(fā)明提出的同時減輕集成電路老化和降低泄漏功耗的電源電壓分配技術， 主要按以下兩大步驟實施
1. 雙電源電壓分配。
2. 動態(tài)調(diào)整。
以下是這兩個步驟的詳細說明
第一步，輸入所需要設計的電路的拓撲序列，計算所述電路的時序信息，找 出延時最大的關鍵路徑，并進行雙電源電壓分配，即把所有門分成兩個集合
HVGS (High ^/Gate Set,高電源電壓邏輯門集合)和LVGS (Low K必Gate Set, 低電源電壓邏輯門集合)，其中HVGS由所有關鍵邏輯門組成，它們使用高電源 電壓^w;^， LVGS由所有非關鍵邏輯門組成，它們使用低電源電壓Km。w。每個 門的電源電壓的高低級別一旦分配好，在整個電路工作期間內(nèi)不再變化，艮口 使用高電源電壓的門始終使用高電源電壓，低電源電壓也同樣。
為每個電路設定一個延時的約束值，確保電路在整個壽命期間內(nèi)的延時都不 超過該約束值。
第二步，在每個動態(tài)計算出的時間點上，進行動態(tài)調(diào)整。這一步又分成三個 小步驟。
1)計算下一個需要動態(tài)調(diào)整的時間點。根據(jù)當前電路的高低電源電壓值， 并根據(jù)NBTI老化模型的(1)式，計算每一個邏輯門的閾值電壓，再根據(jù)門延時的計算公式(2)計算每個邏輯門的延時
<formula>formula see original document page 14</formula>其中v是邏輯門的編號，《是一個常數(shù)，和制造工藝有關，可以由器件手冊査出； G為門v的負載電容；^和^分別是門v的電源電壓和閾值電壓；oc是速度飽 和因子，也稱為擺率，1< <2。
使用PrimeTime軟件計算出整個電路的延時，并且判斷電路延時是否超過延 時約束值；如果超過，那么當前時間點就是需要電源電壓調(diào)整的時間點。
2)確定最優(yōu)的高電源電壓。如圖1所示，在由上述l)計算出的f,時刻，電
路的延時超過約束值，這時立即分配一個新的高電源電壓K^妙(^)。由于邏輯
門的延時如(2)式所示，如果門的電源電壓F必突然升高，電路延時將有一個突然
的下降，并且越高的4%必+1)，延時越??；但是&~必+1)越高，會導致更高的
泄漏功耗。所以我們使用一個目標函數(shù)來計算最優(yōu)的
<formula>formula see original document page 14</formula>
其中^和b是兩個權重常數(shù)用以平衡泄漏功耗和延時，滿足j+b4，由設計者
根據(jù)對電路性能和泄漏功耗的要求來決定；d(^o和i:a)分別是u寸刻的電路
延時和^時的電路總泄漏功耗。延時用PrimeTime軟件計算得到。 一個邏輯門的泄漏功耗可以用基于査找表的方法計算<formula>formula see original document page 14</formula>其中尸fe。"力表示門V的泄漏功耗；/fe。"V，/"/^，^(v)，4)表示門V在輸入向量為
/"p"f、電源電壓為J^乂v)、閾值電壓為^(v)時的泄漏電流，通過HSPICE仿真 軟件獲得；/Vo6(v力pW)表示門v的輸入為的概率，通過PrimeTime仿真軟件得到。
通過對一個候選范圍內(nèi)的一系列電壓值分別計算(3)式的值，取使其值最 小的電壓值即是最優(yōu)的F^^/^+1)。
3)確定最優(yōu)的低電源電壓?？紤]LVGS中的門，它們不是關鍵門，因此它 們有延時的緩沖量，所以它們的延時可以被適當?shù)胤潘?，從而它們的電源電?br>
可以更低
(v) = A謂",(力+ C x D一 ("( 4 ) 其中A^M， D，，,， A^分別是門v放松后的延時、門的當前延時、門的延時 緩沖。C是一個介于O和1之間的常數(shù)，確保LVGS中的門不會變成關鍵門。 由(2)式和邏輯門放松后的延時，計算出門v的低電源電壓。整個電路的最優(yōu)低 電源電壓取自所有LVGS門的電源電壓的最大值，以確保LVGS中的所有門都 能滿足延時要求。
以上三個小步驟，將在每一個動態(tài)確定的時間點上執(zhí)行，直到電路壽命的終點。
雙重電源電壓與動態(tài)調(diào)整的技術需要在集成電路中使用兩個電源電壓網(wǎng)絡， 并且這兩個電壓網(wǎng)絡都要使用電壓調(diào)節(jié)器和數(shù)模轉(zhuǎn)換器來調(diào)整電壓，這增加了 額外的電路模塊，使電路變得復雜，也會增加電路的額外面積和功耗，這是本 發(fā)明帶來益處的同時所需要付出的代價。
圖2顯示了電源電壓調(diào)整技術在某電路上是如何改進電路延時的，比起不用 任何優(yōu)化技術的值，本發(fā)明的方法減輕NBTI引起的老化達72.9。/。；圖3顯示了 泄漏功耗的變化情況，最大泄漏功耗減小3.29%;圖4顯示了雙重電源電壓的變 化情況。三張插圖的橫坐標都是對數(shù)坐標。
權利要求
1、同時減輕集成電路老化和降低泄漏功耗的電源電壓調(diào)整法，其特征在于，所述方法是一種用計算機對由MOS晶體管組成的集成電路進行仿真設計的方法，步驟如下步驟(1)，計算機初始化，設定仿真模塊HSPICE，用于計算邏輯門的泄漏功耗，用于計算邏輯門的輸入為輸入向量input時的概率、以及計算邏輯門延時和所述集成電路延時的仿真模塊PrimeTime，輸入所需要設計的集成電路的拓撲序列；步驟(2)，計算所述集成電路的時序信息，找出該集成電路中延時最大的路徑，稱為關鍵路徑，關鍵路徑上的邏輯門稱為關鍵邏輯門；步驟(3)，把所述集成電路中的所有邏輯門分為以下兩類邏輯門集合高電源電壓邏輯門集合HVGS，由所述關鍵路徑上的邏輯門組成，統(tǒng)一使用高電源電壓，用Vddhigh表示，并設定一個高電源電壓候選序列，低電源電壓邏輯門集合LVGS，由所有非關鍵路徑上的邏輯門組成，統(tǒng)一使用低電源電壓，用Vddlow表示；步驟(4)，為所述集成電路的延時設定一個延時約束值，使該集成電路在整個壽命期間內(nèi)工作時發(fā)生的延時均小于所述延時約束值；步驟(5)，按以下步驟計算出所述集成電路的延時在何時將超過所述延時約束值步驟(5.1)，每增加一個單位時間Δt，按下式計算每個邏輯門s的閾值電壓的增加量ΔVth(s)ΔVth(s)＝N(s)×(Δt)n，其中，N(s)是所述邏輯門s的老化參數(shù)，由器件手冊的參數(shù)決定，n是時間依賴指數(shù)，對H2擴散模型n＝1/6，對H擴散模型n＝1/4，再按下式計算所述邏輯門s的延時Delay(s)<maths id="math0001" num="0001" ><math><![CDATA[ <mrow><mi>Delay</mi><mrow> <mo>(</mo> <mi>s</mi> <mo>)</mo></mrow><mo>=</mo><mfrac> <mrow><mi>K</mi><mrow> <mo>(</mo> <mi>s</mi> <mo>)</mo></mrow><msub> <mi>C</mi> <mi>L</mi></msub><mrow> <mo>(</mo> <mi>s</mi> <mo>)</mo></mrow><msub> <mi>V</mi> <mi>dd</mi></msub><mrow> <mo>(</mo> <mi>s</mi> <mo>)</mo></mrow> </mrow> <msup><mrow> <mo>(</mo> <msub><mi>V</mi><mi>dd</mi> </msub> <mrow><mo>(</mo><mi>s</mi><mo>)</mo> </mrow> <mo>-</mo> <msub><mi>V</mi><mrow> <mi>th</mi> <mn>0</mn></mrow> </msub> <mo>-</mo> <msub><mi>ΔV</mi><mi>th</mi> </msub> <mrow><mo>(</mo><mi>s</mi><mo>)</mo> </mrow> <mo>)</mo></mrow><mi>a</mi> </msup></mfrac><mo>,</mo> </mrow>]]></math></maths>其中，α為速度飽和因子，1≤α＜2，K(p)由器件手冊查出，CL(s)為邏輯門s的負載電容，Vdd(s)為邏輯門s的電源電壓，Vth0為邏輯門的初始閾值電壓，為設定值，所述集成電路的總延時由所述仿真模塊PrimeTime計算得到，步驟(5.2)，計算所述集成電路在每增加一個單位時間Δt后的電路延時，若所述延時超過所述延時約束值，則該時刻即為下一個需要動態(tài)調(diào)整電源電壓的時間點ti+1；步驟(6)，在步驟(5)得到的動態(tài)計算出的時間點ti上，按下述步驟對所述電源電壓進行動態(tài)調(diào)整步驟(6.1)，選擇并優(yōu)化在ti+1時間點的高電源電壓，步驟如下步驟(6.1.1)，從所述高電源電壓序列中任選一個高電源電壓作為ti+1時間點的高電源電壓，并分配給所述關鍵路徑上的各個關鍵邏輯門，步驟(6.1.2)，按下式計算用于優(yōu)化所述集成電路的延時和泄漏功耗的目標函數(shù)F的值F＝A×D(ti+1)+B×L(ti)，其中，A和B為權重常數(shù)，A+B＝1，所述A和B的值均由設計要求而定，D(ti+1)為時間點ti+1時所述集成電路的延時，由所述仿真模塊PrimeTime得到，L(ti)是時間點ti時的所述集成電路的總泄漏功耗，對于每一個邏輯門而言，泄漏功耗Pleak(s)由下式給出，s為該邏輯門的序號<maths id="math0002" num="0002" ><math><![CDATA[ <mrow><msub> <mi>p</mi> <mi>leak</mi></msub><mrow> <mo>(</mo> <mi>s</mi> <mo>)</mo></mrow><mo>=</mo><msub> <mi>V</mi> <mi>dd</mi></msub><mrow> <mo>(</mo> <mi>s</mi> <mo>)</mo></mrow><mo>×</mo><munder> <mi>Σ</mi> <mi>input</mi></munder><mo>[</mo><msub> <mi>I</mi> <mi>leak</mi></msub><mrow> <mo>(</mo> <mi>s</mi> <mo>,</mo> <mi>input</mi> <mo>,</mo> <msub><mi>V</mi><mi>dd</mi> </msub> <mrow><mo>(</mo><mi>s</mi><mo>)</mo> </mrow> <mo>,</mo> <msub><mi>V</mi><mi>th</mi> </msub> <mrow><mo>(</mo><mi>s</mi><mo>)</mo> </mrow> <mo>)</mo></mrow><mo>×</mo><mi>prob</mi><mrow> <mo>(</mo> <mi>s</mi> <mo>,</mo> <mi>input</mi> <mo>)</mo></mrow><mo>]</mo><mo>,</mo> </mrow>]]></math></maths>其中，Ileak(s，input，Vdd(s)，Vth(s))為該邏輯門s在輸入向量為input、電源電壓為Vdd(s)、閾值電壓為Vth(s)時的漏電流，所述漏電流由所述仿真模塊HSPICE得到，Prob(s，input)表示該關鍵邏輯門s的輸入向量為input的概率，由所述仿真模塊PrimeTime得到，再按下式計算所述集成電路在ti時間點的總泄漏功耗<maths id="math0003" num="0003" ><math><![CDATA[ <mrow><mi>L</mi><mrow> <mo>(</mo> <msub><mi>t</mi><mi>i</mi> </msub> <mo>)</mo></mrow><mo>=</mo><munderover> <mi>Σ</mi> <mrow><mi>s</mi><mo>=</mo><mn>1</mn> </mrow> <mi>s</mi></munderover><msub> <mi>P</mi> <mi>leak</mi></msub><mrow> <mo>(</mo> <mi>s</mi> <mo>)</mo></mrow><mo>,</mo> </mrow>]]></math></maths>其中，S為所述集成電路的邏輯門總數(shù)，步驟(6.1.3)，遍歷所述高電源電壓候選序列，按步驟(6.1.1)和(6.1.2)所述的方法計算所述各對應的目標函數(shù)F的值，取使F值最小時的高電源電壓值作為優(yōu)化的Vddhigh(ti+1)，并分配給所述關鍵路徑上的各個關鍵邏輯門；步驟(6.2)，確定并優(yōu)化ti+1時間點上的最優(yōu)的低電源電壓步驟(6.2.1)，對于從所述低電源電壓邏輯門集合LVGS中的任何一個非關鍵邏輯門l，計算放松后的延時Drelax(l)Drelax(l)＝Dcurrent(l)+C×Dslack(l)，其中，Dcurrent(l)為該非關鍵邏輯門l在低電源電壓未調(diào)整前的ti時間點上的延時值，由所述仿真模塊PrimeTime得到，Dslack(l)為該非關鍵邏輯門l的延時緩沖，也由所述仿真模塊PrimeTime得到，C為安全系數(shù)，在0和1之間取值，步驟(6.2.2)，按步驟(6.2.1)所述方法計算所述低電源電壓邏輯門集合LVGS中的所有非關鍵邏輯門的放松后的延時Drelax(l)，步驟(6.2.3)，按下式計算所述各個非關鍵邏輯門的低電源電壓Vddlow(l)，取其最大值為優(yōu)化后的ti+1時間點上的所述集成電路的低電源電壓，并分配給所述非關鍵路徑上的各個非關鍵邏輯門，<maths id="math0004" num="0004" ><math><![CDATA[ <mrow><msub> <mi>D</mi> <mi>relax</mi></msub><mrow> <mo>(</mo> <mi>l</mi> <mo>)</mo></mrow><mo>=</mo><mfrac> <mrow><mi>K</mi><mrow> <mo>(</mo> <mi>l</mi> <mo>)</mo></mrow><msub> <mi>C</mi> <mi>L</mi></msub><mrow> <mo>(</mo> <mi>l</mi> <mo>)</mo></mrow><msub> <mi>V</mi> <mi>ddlow</mi></msub><mrow> <mo>(</mo> <mi>l</mi> <mo>)</mo></mrow> </mrow> <msup><mrow> <mo>(</mo> <msub><mi>V</mi><mi>ddlow</mi> </msub> <mrow><mo>(</mo><mi>l</mi><mo>)</mo> </mrow> <mo>-</mo> <msub><mi>V</mi><mi>th</mi> </msub> <mo>)</mo></mrow><mi>α</mi> </msup></mfrac><mo>,</mo> </mrow>]]></math></maths>其中，α為速度飽和因子，1≤α＜2，K(l)由器件手冊查出，CL(l)為非關鍵邏輯門l的負載電容；步驟(7)，重復執(zhí)行步驟(5)和步驟(6)直到電路壽命的終點。
全文摘要
同時減輕集成電路老化和降低泄漏功耗的電源電壓調(diào)整法，屬于集成電路設計技術領域，其特征是，通過在集成電路中使用一高一低的雙重電源電壓，并在電路運行的時候根據(jù)電路的延時和泄漏功耗，動態(tài)地調(diào)整電路的雙電源電壓，使電路性能參數(shù)精確地滿足要求，達到同時減輕電路老化和降低泄漏功耗的目的。
文檔編號G06F17/50GK101645103SQ200910092430
公開日2010年2月10日 申請日期2009年9月14日 優(yōu)先權日2009年9月14日
發(fā)明者楊華中, 玉 汪, 陳曉明 申請人:清華大學