專利名稱：一種GaAs HBT雙邊沿觸發(fā)流水線累加器結構的制作方法
技術領域：
本發(fā)明設計半導體器件及集成電路設計技術領域，尤其涉及一種GaAs HBT雙邊沿 觸發(fā)流水線累加器結構。
背景技術：
砷化鎵異質結雙極型晶體管(GaAs HBT)因其優(yōu)秀的高頻及擊穿性能，成為設計制 造射頻電路及超高速數(shù)模混合電路的最佳選擇之一。采用GaAs HBT工藝設計制造的集成 電路，具有更高的工作頻率和更寬的帶寬，并且具有良好的器件匹配性能，適合用于大規(guī)模 數(shù)?；旌霞呻娐?。累加器是很多數(shù)字電路中的基本電路單元，例如在直接數(shù)字頻率綜合器(DDS) 中，累加器是必不可少的一部分，實現(xiàn)DDS輸出波形的相位遞增。采用GaAs HBT設計的累 加器，具有高速工作的天然優(yōu)勢，可以滿足一些高速電路的要求。隨著人們對于更高速度電 路的需求逐漸增大，傳統(tǒng)結構設計的GaAs HBT累加器的速度已經不能滿足超高速電路的要 求。

發(fā)明內容
(一 )要解決的技術問題有鑒于此，本發(fā)明的主要目的在于提供一種GaAs HBT雙邊沿觸發(fā)流水線累加器結 構，采用雙邊沿觸發(fā)流水線結構，大幅提升了累加器的速度。( 二 )技術方案為達到上述目的，本發(fā)明提供了一種GaAs HBT雙邊沿觸發(fā)流水線累加器結構，該 結構為一由N級Ι-bit全加器并行構成的流水線結構，N為大于2的自然數(shù)，每一級Ι-bit全 加器完成累加運算之后向外部輸出累加之和，并且向下一級Ι-bit全加器輸出進位信號。上述方案中，所述每一級Ι-bit全加器都是雙邊沿觸發(fā)結構，在一個時鐘周期內 完成兩次Ι-bit全加運算，兩次全加運算的結果分別為上升沿觸發(fā)和下降沿觸發(fā)，分為兩 路輸出。上述方案中，所述每一級Ι-bit全加器的兩路輸出信號都經過不同數(shù)目級數(shù)的寄 存器延遲，第k級ι-bit全加器(k e
)的兩路輸出信號經過(Ν-k-l)級寄存器延 遲，且最高位的第N級Ι-bit全加器的兩路輸出信號無需寄存器對其進行延遲。上述方案中，所述第k級ι-bit全加器(k e
)的兩路輸出信號經過 (Ν-k-l)級寄存器延遲，當k = 0時，第0級Ι-bit全加器的兩路輸出信號經過(N-I)級寄 存器延遲。上述方案中，所述寄存器根據其輸入信號是上升沿觸發(fā)或下降沿觸發(fā)的運算結 果，分為上升沿觸發(fā)和下降沿觸發(fā)，并且與其后一級寄存器保持觸發(fā)邊沿不同。上述方案中，該結構中的第(N-I)級Ι-bit全加器的兩路進位輸出信號，經過一個 復用器完成數(shù)據拼接，得到一路數(shù)據率提升2倍的累加器整體進位溢出信號。
上述方案中，該結構中的每一級Ι-bit全加器的兩路輸出信號經過不同數(shù)目級數(shù) 的寄存器將時間軸對齊之后，經過一個復用器完成數(shù)據拼接，從而得到N-bit寬度累加器 輸出結果，數(shù)據率為時鐘頻率的2倍。(三)有益效果從上述技術方案可以看出，本發(fā)明具有以下有益效果1、本發(fā)明提供的GaAs HBT雙邊沿觸發(fā)流水線累加器結構，在每個時鐘周期內可以 進行兩次累加運算，從而實際上將累加器的速度提升為時鐘頻率兩倍，大幅提升了累加器 的速度。2、實際電路仿真結果顯示，采用雙邊沿觸發(fā)流水線結構的GaAs HBT4_bit累加器， 可以在時鐘頻率為IOGHz下穩(wěn)定工作，由于其內部采用了雙邊沿觸發(fā)結構，累加器相當于 工作于內部時鐘頻率20GHz下?？梢姡捎帽景l(fā)明所提供雙邊沿觸發(fā)流水線累加器結構，可 以將累加器速度大幅提高。


圖1為本發(fā)明提供的GaAs HBT雙邊沿觸發(fā)流水線累加器結構的結構示意圖；圖2為Ι-bit全加器內部電路結構的結構示意圖；圖3為4-bit雙邊沿觸發(fā)流水線累加器的結構示意圖；圖4為GaAs HBT Ι-bit加法器的結構示意圖；圖5為GaAs HBT Ι-bit進位器的結構示意圖；圖6為GaAs HBT寄存器的結構示意圖；圖7為GaAs HBT復用器的結構示意圖。
具體實施例方式為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，以下參照附圖，對本發(fā)明進一 步詳細說明。需要說明的是，本發(fā)明所提供的電路是全差分結構，所有對稱的HBT晶體管器件 及無源器件都是完全匹配的；電路的供電電源上軌為= ov，下軌為Vee = -5. IV，以使該 電路可以與發(fā)射極耦合邏輯(ECL)數(shù)字電路兼容。如圖1所示，圖1為本發(fā)明提供的GaAs HBT雙邊沿觸發(fā)流水線累加器結構的結構 示意圖。該結構為一由N級Ι-bit全加器并行構成的流水線結構，N為大于2的自然數(shù)，每 一級Ι-bit全加器完成累加運算之后向外部輸出累加之和，并且向下一級Ι-bit全加器輸 出進位信號。每一級Ι-bit全加器都是雙邊沿觸發(fā)結構，即在一個時鐘周期內完成兩次1-bit 全加運算，兩次全加運算的結果分別為上升沿觸發(fā)和下降沿觸發(fā)，分為兩路輸出，如圖2所 示為Ι-bit全加器內部的電路結構示意圖，電路中包括兩個Ι-bit加法器201和203，以及 兩個Ι-bit進位器202和204，其中201和202在時鐘上升沿觸發(fā)工作，203和204在時鐘 下降沿觸發(fā)工作。Cin_P與Cin_n為來自前一級l_bit全加器的進位信號，分別為時鐘上升 沿觸發(fā)和下降沿觸發(fā)產生。這里需要理解的是，累加器的最低位Ι-bit全加器(即第0級 Ι-bit全加器)中沒有進位信號輸入。Ι-bit全加器工作所產生的累加求和信號為S_p和S_n，進位輸出信號為Cout_p和Cout_n。每一級1-bit全加器的兩路輸出信號都經過不同數(shù)目級數(shù)的寄存器102延遲。第 k級Ι-bit全加器(ke
)的兩路輸出信號經過(Ν-k-l)級寄存器延遲，例如第0級 Ι-bit全加器的兩路輸出信號經過(N-I)級寄存器延遲，第N級Ι-bit全加器(最高位)的 兩路輸出信號無需寄存器對其進行延遲。各級Ι-bit全加器輸出所接的寄存器，根據其輸入信號是上升沿觸發(fā)或下降沿觸 發(fā)的運算結果，也分為上升沿觸發(fā)和下降沿觸發(fā)，并且與其后一級寄存器保持觸發(fā)邊沿不 同。第(N-I)級Ι-bit全加器的兩路進位輸出信號，經過一個復用器103完成數(shù)據拼接，得 到一路數(shù)據率提升2倍的累加器整體進位溢出信號。每一級Ι-bit全加器的兩路輸出信號 經過不同數(shù)目級數(shù)的寄存器將時間軸對齊之后，經過一個復用器完成數(shù)據拼接，從而得到 N-bit寬度累加器輸出結果，數(shù)據率為時鐘頻率的2倍。圖3所示為GaAs HBT 4_bit雙邊沿觸發(fā)器流水線累加器結構示意圖。電路中包括 4級Ι-bit全加器301，每個Ι-bit全加器都在一個時鐘周期內完成兩次累加運算，將上升 沿和下降沿觸發(fā)工作產生進位輸出信號輸出到下一級Ι-bit全加器，將上升沿和下降沿觸 發(fā)工作產生的累加求和結果輸出到其后的寄存器302。第3級Ι-bit全加器上升沿和下降 沿觸發(fā)工作產生的進位輸出信號CP3及CN3經過一個復用器MUX實現(xiàn)數(shù)據拼接，得到4-bit 流水線累加器的進位溢出信號Cout。第0級Ι-bit全加器之后有3級寄存器；第1級1-bit 全加器之后有2級寄存器；第2級Ι-bit全加器之后有1級寄存器；第3級Ι-bit全加器之 后沒有寄存器，從而，所有四級Ι-bit全加器各自產生的一共8路累加求和信號就在時間軸 上實現(xiàn)了對齊。時間軸對齊之后的4組信號，每一組都經過一個復用器MUX實現(xiàn)數(shù)據拼接， 從而得到4-bit雙邊沿觸發(fā)流水線累加器的累加求和信號(S3，S2, S1, Stl)，其數(shù)據率為時鐘 頻率的2倍。Ι-bit全加器內部電路結構如圖2所示，其中的Ι-bit加法器和Ι-bit進位器分別 如圖4與圖5所示?？梢钥吹?，GaAs HBT Ι-bit加法器和l_bit進位器都是采用ECL邏輯 的全差分結構，Ι-bit加法器由GaAs HBT晶體管Q1-Q22及電阻R1-R8構成，l_bit進位器由 GaAs HBT晶體管Q23-Q44及電阻R9-R16構成，兩個電路分別完成求和與進位運算。圖6所示為GaAs HBT寄存器電路，由GaAs HBT晶體管Q45-Q55及電阻R17-R21構 成，其作用是將輸入的差分信號IN和預延遲一個時鐘周期輸出為OUT和WL圖7所示為 GaAs HBT復用器電路，由GaAs HBT晶體管Q56-Q72及電阻R22-R32構成，將兩路分別有時鐘上 升沿觸發(fā)和下降沿觸發(fā)產生的差分信號IN1和兩、IN2和 兔合路為一路差分信號OUT和 Wf，其數(shù)據率為時鐘頻率的2倍。實際電路仿真結果顯示，采用雙邊沿觸發(fā)流水線結構的GaAs HBT4_bit累加器，可 以在時鐘頻率為IOGHz下穩(wěn)定工作，由于其內部采用了雙邊沿觸發(fā)結構，累加器相當于工 作于內部時鐘頻率20GHz下?？梢姡捎帽景l(fā)明所提供雙邊沿觸發(fā)流水線累加器結構，可以 將累加器速度大幅提高。以上所述的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳 細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保 護范圍之內。
權利要求
一種GaAs HBT雙邊沿觸發(fā)流水線累加器結構，其特征在于，該結構為一由N級1 bit全加器并行構成的流水線結構，N為大于2的自然數(shù)，每一級1 bit全加器完成累加運算之后向外部輸出累加之和，并且向下一級1 bit全加器輸出進位信號。
2.根據權利要求1所述的GaAsHBT雙邊沿觸發(fā)流水線累加器結構，其特征在于，所述 每一級Ι-bit全加器都是雙邊沿觸發(fā)結構，在一個時鐘周期內完成兩次Ι-bit全加運算，兩 次全加運算的結果分別為上升沿觸發(fā)和下降沿觸發(fā)，分為兩路輸出。
3.根據權利要求1所述的GaAsHBT雙邊沿觸發(fā)流水線累加器結構，其特征在于，所述 每一級Ι-bit全加器的兩路輸出信號都經過不同數(shù)目級數(shù)的寄存器延遲，第k級Ι-bit全 加器(ke
)的兩路輸出信號經過(Ν-k-l)級寄存器延遲，且最高位的第N級1-bit 全加器的兩路輸出信號無需寄存器對其進行延遲。
4.根據權利要求3所述的GaAsHBT雙邊沿觸發(fā)流水線累加器結構，其特征在于，所述 第k級Ι-bit全加器(k e
)的兩路輸出信號經過(Ν-k-l)級寄存器延遲，當k = 0時，第0級Ι-bit全加器的兩路輸出信號經過(N-I)級寄存器延遲。
5.根據權利要求3所述的GaAsHBT雙邊沿觸發(fā)流水線累加器結構，其特征在于，所述 寄存器根據其輸入信號是上升沿觸發(fā)或下降沿觸發(fā)的運算結果，分為上升沿觸發(fā)和下降沿 觸發(fā)，并且與其后一級寄存器保持觸發(fā)邊沿不同。
6.根據權利要求1所述的GaAsHBT雙邊沿觸發(fā)流水線累加器結構，其特征在于，該結 構中的第(N-I)級Ι-bit全加器的兩路進位輸出信號，經過一個復用器完成數(shù)據拼接，得到 一路數(shù)據率提升2倍的累加器整體進位溢出信號。
7.根據權利要求1所述的GaAsHBT雙邊沿觸發(fā)流水線累加器結構，其特征在于，該結 構中的每一級Ι-bit全加器的兩路輸出信號經過不同數(shù)目級數(shù)的寄存器將時間軸對齊之 后，經過一個復用器完成數(shù)據拼接，從而得到N-bit寬度累加器輸出結果，數(shù)據率為時鐘頻 率的2倍。
全文摘要
本發(fā)明公開了一種GaAs HBT雙邊沿觸發(fā)流水線累加器結構，該結構為一由N級1-bit全加器并行構成的流水線結構，N為大于2的自然數(shù)，每一級1-bit全加器完成累加運算之后向外部輸出累加之和，并且向下一級1-bit全加器輸出進位信號。利用本發(fā)明，在每個時鐘周期內可以進行兩次累加運算，從而實際上將累加器的速度提升為時鐘頻率兩倍，大幅提升了累加器的速度。
文檔編號G06F7/501GK101996064SQ20091009137
公開日2011年3月30日 申請日期2009年8月19日 優(yōu)先權日2009年8月19日
發(fā)明者劉新宇, 吳旦昱, 武錦, 金智, 陳高鵬 申請人:中國科學院微電子研究所