專利名稱：：集成電路和電子器件的制作方法
技術領域：
：本發(fā)明涉及一種用于在一種數(shù)據(jù)通信總線上進行通信的集成電路，該數(shù)據(jù)通信總線包括第一導線對，第一導線對包括數(shù)據(jù)信號導線和同步信號導線，該集成電路包括一組地址引腳、第一其他引腳和第二其他引腳以及總線地址解碼器，這組地址引腳用于定義該集成電路的總線地址，每個地址引腳被布置成耦接至一組導線中的一根導線，該組導線包括第一導線對和第二導線對，第二導線對包括用于承載固定的高電勢的導線和承載固定的低電勢的導線；第一其他引腳和第二其他引腳分別耦接至所述數(shù)據(jù)信號導線和所述同步信號導線。本發(fā)明還涉及一種包括耦接至這種集成電路的數(shù)據(jù)通信總線的電子器件。
背景技術：
：包含多個集成電路(ic)的電子器件通常包括數(shù)據(jù)通信總線，以促進IC之間的數(shù)據(jù)通信，其中，每個IC均具有與數(shù)據(jù)通信總線相關的固定地址，以允許與適當?shù)腎C進行數(shù)據(jù)通信。為了實現(xiàn)這個目的，適于連接至這種數(shù)據(jù)總線的ic通常具有多個綁定到固定邏輯值的地址引腳，使得這些地址引腳表示IC的總線地址。這種系統(tǒng)的一個例子是i2c總線，這是一種由飛利浦開發(fā)的促進ic間通信的數(shù)據(jù)通信總線。根據(jù)12(:標準，每個耦接至這種總線的器件可以具有由多個綁定到固定信號的地址引腳定義的地址。例如，在三個地址引腳的情況下，采用原始的12(:尋址方案，可以對總共23=8個器件進行尋址。不希望具有大量的地址引腳，這是因為這樣會減少與外部器件建立必要的通信所能利用的引腳的數(shù)量。不過，少量的引腳(例如三個引腳)將通過總線可以尋址的器件的數(shù)量限制為最大為八個，這可能是不夠的。出于這個原因，已經(jīng)開發(fā)出了適用于12C標準內(nèi)的增強尋址方案。在這種方案中，ic的地址引腳可以耦接至I2C總線的數(shù)據(jù)信號線(SDA)、12(:總線的時鐘信號線(SCL)、電源(Vdd)線或接地(GND)線。地址引腳到這四個導線中的一個的連接可以被視為取四個可能的狀態(tài)之一的地址引腳，從而使得在采用三個地址引腳時可以尋址到連接至總線的總共為43=64個器件。不過，不能直接檢測每個地址引腳連接到了哪個導線并從而確定IC的總線地址。出于這個原因，采用這種增強尋址方案的IC的總線地址解碼器通常包括大量的邏輯來確定IC的地址引腳的各自狀態(tài)，這對總線地址解碼器的面積開銷有不利的影響。在PCT專利申請WO2006/117753中可以找到采用這種增強尋址方案并具有相對加大的地址解碼器的IC的例子。
發(fā)明內(nèi)容本發(fā)明尋求提供一種根據(jù)開篇段落的具有相對緊湊的總線地址解碼器的IC。本發(fā)明還尋求提供一種包含根據(jù)本發(fā)明的ic的電子器件。根據(jù)本發(fā)明的第一個方面，提供了一種根據(jù)開篇段落的ic，其中，對于每個地址引腳，總線地址解碼器均包括用于區(qū)分第一導線對和第二導線對的第一裝置；以及用于區(qū)分屬于同一導線對中的導線的第二裝置。本發(fā)明基于以下認識通過將地址引腳可以連接到的導線處理為展現(xiàn)出不同的時變信號行為的第一導線對以及處理為展現(xiàn)出不同的時不變信號行為的第二導線對，可以很容易地在這些導線對之間以及在一個導線對中的導線之間進行區(qū)分。這使得地址解碼器的解碼邏輯的面積效率的實現(xiàn)成為可能。在優(yōu)選實施例中，每個第一裝置和第二裝置均包括順序元件，該順序元件具有耦接至固定邏輯值的數(shù)據(jù)端子以及耦接至其相關地址引腳的控制端子，所述固定邏輯值是該順序元件在最初狀態(tài)所取的邏輯值的補充；每個第一裝置的順序元件是邊沿觸發(fā)順序元件，每個第二裝置的順序元件的控制端子通過邏輯門耦接至其相關地址引腳，該邏輯門具有耦接至相關地址引腳的第一輸入端子和被布置為耦接至來自第一導線對中的導線的第二輸入端子，邏輯門的第一輸入端子和第二輸入端子中的一個端子是反相輸入端。在每個第一裝置中采用諸如邊沿觸發(fā)觸發(fā)器之類的邊沿觸發(fā)順序元件使得可以立即區(qū)分時變信號和時不變信號，并從而區(qū)分第一導線對和第二導線對，而采用具有一個反相輸入端的與門或NOR門之類的邏輯門使得可以區(qū)分屬于同一導線對的導線。該反相門確保了如果邏輯門的輸入端被連接至相同的兩根導線，該邏輯門將不會提供邏輯高輸出，而如果該邏輯門被連接至不同的導線，假定兩個導線可以達到產(chǎn)生邏輯高所需的電勢，則在數(shù)據(jù)通信總線上在地址周期中的某個階段可以產(chǎn)生邏輯高，在下文會對這種情況進行詳細說明。在順序元件中捕捉邏輯門的輸出，該順序元件也可以是邊沿觸發(fā)順序元件，雖然這不是必須的。因此，每個總線地址引腳只需要三個邏輯元件來確定IC的總線地址，從而提供了地址解碼器的面積效率的實現(xiàn)?？偩€地址解碼器還可以耦接至第一其他引腳，以及被布置成通過第一其他引腳來接收地址位模式并對接收到的地址位模式和解碼的總線地址進行比較。這可以以多種方式來實現(xiàn)?？偩€地址解碼器可以被布置成對在總線上的地址周期內(nèi)在第一其他引腳上接收到的位模式與存儲在各個第一裝置和第二裝置的順序元件中的位模式進行比較?？商鎿Q地，總線地址解碼器可以包括存儲在可編程邏輯器件中的查找表，該查找表包括多種地址位模式以及來自導線組的三根導線的多種對應組合，總線地址解碼器被布置成確定接收到的地址位模式在查找表中的位置，并對查找表中的相應導線組合與從引腳組中導出的導線組合進行比較。這具有的優(yōu)點是通過對可編程邏輯器件進行再次編程可以改變ic的地址。優(yōu)選地，邊沿觸發(fā)順序元件的耦接至邏輯門的每個控制輸入端通過信號窄帶濾波器耦接至所述邏輯門，以便濾除由邏輯門的一個輸入信號中的偏移或峰值所引起的邏輯門的輸出信號中的峰值。另外還優(yōu)選的是，每個順序元件包括響應于復位信號的復位端子，該復位信號表示數(shù)據(jù)通信總線上的數(shù)據(jù)通信的開始或結束，每個邊沿觸發(fā)順序元件被布置成響應于復位信號而取初始的狀態(tài)邏輯值。在數(shù)據(jù)通信之前或之后對順序元件進行復位的選擇確保了這些元件在數(shù)據(jù)通信總線上的地址周期的開始具有定義明確的狀態(tài)。根據(jù)本發(fā)明的另一個方面，提供了一種數(shù)據(jù)通信總線，這種數(shù)據(jù)通信總線包括第一導線對、第二導線對和根據(jù)本發(fā)明的集成電路，第一導線對包括數(shù)據(jù)信號導線和同步信號導線，第二導線對包括用于承載固定高電勢的第一導線和用于承載固定低電勢的另一導線，該集成電路具有耦接至數(shù)據(jù)信號導線的第一其他引腳、耦接至同步信號導線的第二其他引腳，并且這組引腳中的每個引腳耦接至第一導線對或第二導線對中的導線。參照附圖，通過非限制性實施例對本發(fā)明進行詳細說明，其中圖l示出了根據(jù)本發(fā)明實施例的包括地址解碼器的IC;以及圖2示出了本發(fā)明的電子器件的實施例。具體實施例方式應當理解的是，這些圖僅是示意性的，并沒有按照比例繪制。還應當理解的是，在這些附圖和它們的詳細說明中，采用相同的附圖標記來標示相同或相似的部件。圖1示出了根據(jù)本發(fā)明的IC100的優(yōu)選實施例。IC100具有一個地址引腳106a-c的組106，這組地址引腳用于采用諸如在PCT專利申請WO2006/117753中公開的增強尋址方案之類的四態(tài)邏輯編碼方案來限定該IC100的總線地址。該ICIOO包括可以連接到數(shù)據(jù)通信總線的數(shù)據(jù)信號導線的第一其他引腳102以及可以連接到數(shù)據(jù)通信總線的同步信號導線(例如，時鐘信號導線)的第二其他引腳104。該ICIOO還包括耦接至第一其他引腳102、第二其他引腳104和地址引腳106a-c的組106的總線地址解碼器110。該總線地址解碼器110通常被布置來在數(shù)據(jù)通信總線的地址周期中通過第一其他引腳102接收地址。這種地址周期通常包括在通過第二其他引腳104提供的同步信號(例如時鐘信號)的控制下所進行的多個地址位的順序傳輸。該總線地址解碼器110被布置來對接收到的地址和該IC100的地址進行比較，并且在地址周期中接收到的地址與該IC100的地址相匹配的情況下，例如通過啟用開關140來促進數(shù)據(jù)通信總線和該IC100的內(nèi)部(例如數(shù)據(jù)處理單元150)之間的通信?？偩€地址解碼器IIO被布置來以下列方式確定該IC100的總線地址。對于地址引腳106a-c中的每一個引腳而言，總線地址解碼器IIO包括第一解碼邏輯，第一解碼邏輯用于確定地址引腳(例如地址引腳106a)是連接到承載諸如邏輯高值或邏輯低值之類的固定電勢值的導線還是連接到承載諸如時鐘信號或數(shù)據(jù)信號之類的時變信號的導線。通過具有耦接至其相關地址引腳的控制端子的邊沿觸發(fā)順序元件118可以實現(xiàn)這種解碼邏輯。邊沿觸發(fā)順序元件是在檢測到它的控制端子上的兩個互補的邏輯狀態(tài)之間的轉換(即從邏輯高到邏輯低的轉換或邏輯低到邏輯高的轉換)時捕捉其數(shù)據(jù)端子D上的數(shù)據(jù)的元件。諸如邊沿觸發(fā)器之類的邊沿觸發(fā)元件通常用于工作在數(shù)字電路的基本時鐘頻率的兩倍頻率下的該數(shù)字電路中，這是由于每個時鐘頻率周期包括兩個均對邊沿觸發(fā)順序元件進行觸發(fā)的邊沿(上升沿和下降沿)。應當理解的是，對于能夠檢測到耦接至數(shù)據(jù)通信總線的數(shù)據(jù)信號導線的地址引腳106上的轉換的第一解碼邏輯而言，地址引腳106耦接至的該導線必須在數(shù)據(jù)通信總線的地址通信周期內(nèi)顯示出至少一個信號轉換。出于這個原因，禁止采用全"1"和全"0"的地址，來保證在數(shù)據(jù)通信總線的地址周期內(nèi)在數(shù)據(jù)通信數(shù)據(jù)總線的數(shù)據(jù)信號導線上(例如在I2C總線的SDA線上)出現(xiàn)數(shù)據(jù)轉換。邊沿觸發(fā)順序元件118被布置成復位至預定的邏輯值(例如邏輯"0")，它們各自的數(shù)據(jù)端子D耦接至互補的固定邏輯值源130(例如，提供邏輯"1"的上拉晶體管)。在圖l中，僅僅作為非限制性示例，所有的邊沿觸發(fā)順序元件118共享了共用的固定邏輯值源130;每個邊沿觸發(fā)順序元件118均耦接至分離的固定邏輯值源130同樣是可行的，其中，每個分離的固定邏輯值源130提供相關的邊沿順序元件118的復位邏輯值的邏輯補。因此，保持它的最初的邏輯值的補充的邊沿觸發(fā)順序元件118表示檢測到該邊沿觸發(fā)順序元件118的控制端子上的邊沿，從而表示該控制端子連接到承載了時變信號的導線。對于每一個地址引腳106a-c，總線地址解碼器IIO還包括另一個解碼邏輯，另一個解碼邏輯用于確定地址引腳(例如地址引腳106a)連接到哪一個時變信號承載導線或哪一個時不變(固定值)信號承載導線。以下列方式可以實現(xiàn)這種解碼邏輯。為每一個地址引腳提供了具有耦接至相關地址引腳和耦接至第一其他引腳102或第二其他引腳104中的一個的邏輯門112。換句話說，邏輯門112被布置為至少在總線的地址周期內(nèi)耦接至這對總線導線中的一個，即承載時變信號的導線。在本發(fā)明的語境中，時變信號是在第一時間間隔內(nèi)取邏輯高狀態(tài)而在另一個時間間隔內(nèi)取邏輯低狀態(tài)的信號。很顯然，按上文所述方式連接的適當?shù)倪壿嬮T112可以很容易地區(qū)分承載表示互補的固定邏輯值(例如供電電壓Vdd和地)的信號的導線對。例如，在邏輯門112是與門的情況下，在邏輯門112的相關地址引腳(例如地址引腳106a)連接至地時，其輸出絕不會達到邏輯高，而在它的相關地址引腳連接至Vdd并在它的其他輸入端上檢測到邏輯高時，其輸出將達到邏輯高。類似地，在邏輯門112是N0T門的情況下，在它的相關引腳(例如地址引腳106a)連接至Vdd時，邏輯門112的輸出絕不會達到邏輯高，而在它的相關引腳連接至地并在它的其他輸入端上檢測到邏輯低時，它將達到邏輯高。每個邏輯門112的輸出耦接至各個順序元件116，順序元件116用于對在邏輯門116的輸出端上的邏輯高的檢測進行捕捉。為了這個目的，順序元件116被布置成復位至預定的邏輯值(例如邏輯"0")，它們各自的數(shù)據(jù)端子D耦接至互補的固定邏輯值源130(例如，提供邏輯"1"的上拉晶體管)。對于順序元件116，針對邊沿觸發(fā)順序元件118已經(jīng)討論過的在這些數(shù)據(jù)端子上提供邏輯值的可替換布置也是可行的。應當理解的是，順序元件116可以是邊沿觸發(fā)順序元件，盡管這不是必需的。為了使邏輯門適于區(qū)分數(shù)據(jù)通信總線的兩個導線，即區(qū)分承載時變信號的兩個導線，邏輯門112的輸入端中的一個應當是反相輸入端。這樣的話，如果邏輯門112(例如與門或NOR門)的兩個輸入端均被連接至同一導線，則通過定義在它的輸入端上的各個邏輯值將是互補的，這意味著對于這種布置，邏輯門112永遠不會產(chǎn)生邏輯高。為了避免邏輯門112的假的邏輯高輸出，可以在邏輯門112和順序元件116之間提供信號窄帶濾波器114，這種假的邏輯高可能是由提供給邏輯門112的各個輸入端的兩個信號中的一個信號與另一個信號相比發(fā)生延遲而引起的。窄帶濾波器114通常抑制信號線上的在預定時間周期內(nèi)放置在信號線上的邏輯高。這個預定周期通常僅在時鐘控制系統(tǒng)的情況下是單個時鐘周期的一部分，以確保只濾除不希望的邏輯高(例如信號峰值)。總線地址解碼器HO通常被用來在ICIOO連接到的數(shù)據(jù)通信總線的地址通信周期內(nèi)對IC100的總線地址進行解碼。例如，在采用增強尋址的12(:總線的情況下，總線地址解碼器110將接收六位序列，該六位序列表示由耦接至數(shù)據(jù)通信總線的另一個器件所指定的目標地址。指出了六位的數(shù)量對于具有三個地址引腳的IC而言是合適的，而且在IC具有不同數(shù)量的地址引腳時，可以采用其他數(shù)量的位。在接收這六位之后，總線地址解碼器110會評估順序元件116和邊沿觸發(fā)順序元件118的內(nèi)容，來確定各自相關的地址引腳106a-c耦接到了哪個導線。表I給出了在與門被用作邏輯門112的情況下，在完成數(shù)據(jù)通信總線上的地址周期之后順序元件對116和118的狀態(tài)，其中，邏輯門112的沒有耦接至地址引腳的輸入端被耦接至數(shù)據(jù)通信總線的時鐘信號導線SCL。所有的順序元件116、118被配置成初始化或復位至邏輯"0"，而它們的數(shù)據(jù)端子D綁定至邏輯"1"。表I<table>tableseeoriginaldocumentpage11</column></row><table><table>tableseeoriginaldocumentpage12</column></row><table>表II給出了與表I中的配置相同的順序元件對116、118的狀態(tài)，除了邏輯門112的沒有連接至地址引腳的輸入端耦接至數(shù)據(jù)通信總線的數(shù)據(jù)信號導線SDA。對于本領域技術人員來講，在邏輯門112是NOR門的情況下的對應的真值表是顯而易見的。表II<table>tableseeoriginaldocumentpage12</column></row><table>從表I和表II的真值表中可以明顯地看到，存儲在順序元件116中的值提供了單個導線對中的導線之間的差別，即，承載時不變信號(Vdd、ground)的導電對和承載時變信號(SCL、SDA)的導線對之間的差別，而存儲在順序元件118中的值提供了導線對之間的差別。總線地址解碼器通常包括比較邏輯120，比較邏輯120對導出的IC100的總線地址與從數(shù)據(jù)通信總線接收的指定地址進行比較。這可通過直接比較來實現(xiàn)。例如，在引腳106a連接至Vdd，引腳106b和106c均連接至數(shù)據(jù)信號導線SDA，每個邏輯門112均是與門，這些與門的輸入端中沒有連接至地址引腳106a-c之一的輸入端連接到同步信號導線SCL，在這種布置中，存儲在各個順序元件116和118中的位模式應當是101111。這種位模式可以直接與通過第一其他數(shù)據(jù)引腳102接收到的位模式進行比較。可替換地，總線地址解碼器110可以采用非直接比較技術，在這種情況下，總線地址解碼器110可以包括査找表122，其中，對照其他的位模式映射了從順序元件116和118中導出的可能位模式中的每一個。在這種布置中，比較邏輯120被用于找到與通過第一其他引腳102接收到的指定地址的位模式相匹配的位模式，并對它的對應的可能位模式與存儲在順序元件116和118中的真實位模式進行比較。有利地，在諸如可編程邏輯陣列之類的可編程器件或存儲器中存儲該查找表，這是因為這允許IC地址在包含這種IC100的電子器件的使用期中改變。應當理解的是，比較邏輯120的實現(xiàn)對于本發(fā)明而言不是至關重要的，可替換的比較布置同樣也是可行的。IC100可以被配置為通過對順序元件116和118的復位端子R提供復位信號，在數(shù)據(jù)通信總線的數(shù)據(jù)通信周期的開始或結束時復位順序元件116和118。只是出于清楚表述的原因，省略了有助于向順序元件116和118的復位端子R提供這種復位信號的信號線?？商鎿Q地，順序元件116和118的復位端子R可以響應于來自IC100外部的控制器的復位信號。接收復位信號會觸發(fā)每個順序元件118取它的初始邏輯狀態(tài)。在此，重申一下，作為非限定性示例，圖1中所示的IC100具有三個地址引腳106a-c。取決于想要的數(shù)據(jù)通信總線的需要或規(guī)范，IC100可以具有更多或更少的地址引腳。另外，盡管特別適用于采用了增強尋址的I2C總線系統(tǒng)，本發(fā)明的應用并不局限于這種特定的總線系統(tǒng)。圖2示出了包括耦接至數(shù)據(jù)通信總線220(例如采用了增強尋址方案的廣C總線)的第一IC100a和第二IC100b的電子器件200。很明顯，更多的器件可以耦接至數(shù)據(jù)通信總線220。至少IC100a和100b中的一個是根據(jù)本發(fā)明的IC，例如圖1所示的IC100。作為非限定性示例，IC100a具有分別被耦接至VDD、SCL和GND(地)的地址引腳106,IC100b具有分別被耦接至SDA、VDD和SCL的地址引腳106。如果根據(jù)表I中所示的真值表連接IC100a和100b，則IC100a將對應于總線地址100100，而IC100b將對應于總線地址111001。電子器件200從本發(fā)明的IC100的緊湊的總線地址解碼器中受益，這是因為本發(fā)明的IC100的地址解碼器110中的少量部件意味著電子器件200的總面積和功耗相對于現(xiàn)有技術器件得到減小。應當注意的是，上述實施例是對本發(fā)明的說明而不是對本發(fā)明的限制，在不脫離所附權利要求的范圍的情況下，本領域技術人員可以設計出很多可替換實施例。在權利要求中，放置在括號中的附圖標記不應當被解釋為對權利要求的限制。所用詞"包括"并不排除沒有在權利要求中列出的那些元件或步驟的出現(xiàn)。在元件前的所用詞"一個"或"一種"并不排除多個這種元件的出現(xiàn)。通過包括幾種不同元件的硬件可以實現(xiàn)本發(fā)明。在列舉了幾種裝置的器件權利要求中，可以通過一個相同的硬件項目實現(xiàn)這些裝置中的幾個。在互相不同的從屬權利要求中引用的某些措施的簡單事實并不表示不能組合這些措施來獲得優(yōu)勢。權利要求1.一種用于在數(shù)據(jù)通信總線(220)上進行通信的集成電路(100)，該數(shù)據(jù)通信總線(220)包括第一導線對，第一導線對包括數(shù)據(jù)信號導線(SDA)和同步信號導線(SCL)，所述集成電路包括地址引腳(106a-c)的組(106)，其用于定義所述集成電路(100)的總線地址，每個地址引腳均被布置成耦接至一個導線組中的一根導線，所述導線組包括第一導線對和第二導線對，第二導線對包括用于承載固定高電勢(Vdd)的導線和用于承載固定低電勢(GND)的導線；第一其他引腳和第二其他引腳(102，104)，分別耦接至所述數(shù)據(jù)信號導線(SDA)和所述同步信號導線(SCL)；以及總線地址解碼器(110)，對于每個地址引腳，所述總線地址解碼器(110)包括第一裝置(118)，其用于區(qū)分第一導線對和第二導線對；第二裝置(112，116)，其用于區(qū)分屬于同一導線對中的導線。2.根據(jù)權利要求1所述的集成電路(100)，其中，每個第一裝置和每個第二裝置均包括順序元件(116;118)，所述順序元件具有耦接至固定邏輯值的數(shù)據(jù)端子(D)和耦接至相關地址引腳(106a，106b，106c)的控制端子，所述固定邏輯值是所述順序元件(116;118)在初始狀態(tài)所取的邏輯值的補充；每個第一裝置的所述順序元件(118)是邊沿觸發(fā)順序元件，以及每個第二裝置的所述順序元件(116)的控制端子通過邏輯門(112)耦接至相關地址引腳(106a，106b，106c)，所述邏輯門(112)具有第一輸入端和第二輸入端，第一輸入端耦接至相關地址引腳，第二輸入端被布置成耦接至第一導線對中的導線，所述邏輯門(112)的第一輸入端和第二輸入端中的一個是反相輸入端。3.根據(jù)權利要求1或2所述的集成電路(100)，其中，所述總線地址解碼器(110)還被耦接至第一其他引腳(102)，以及被布置成通過第一其他引腳(102)接收地址位模式并對接收到的地址位模式與解碼的總線地址進行比較。4.根據(jù)權利要求3所述的集成電路(100)，其中，所述地址解碼器包括存儲在可編程邏輯器件中的查找表(122)，所述查找表包括第一列中的多個地址位模式以及第二列中的來自所述導線組中的三根導線的多種相應導線組合，所述總線地址解碼器(110)被布置成確定接收到的地址位模式在所述査找表中的位置，并對所述查找表中的相應導線組合與從地址引腳組(106)中導出的導線組合進行比較。5.根據(jù)權利要求2所述的集成電路(100)，其中，第二裝置的所述邊沿觸發(fā)順序元件(118)的控制輸入端通過信號窄帶濾波器(114)耦接至所述邏輯門(112)。6.根據(jù)權利要求2所述的集成電路(100)，其中，每個順序元件(116;118)均包括響應于復位信號的復位端子(R)，所述復位信號表示所述數(shù)據(jù)通信總線(220)上的數(shù)據(jù)通信的開始或結束，每個順序元件(116;118)被布置成響應于所述復位信號而取初始狀態(tài)邏輯值。7.根據(jù)權利要求2所述的集成電路(100)，其中，各個邏輯門(112)是與門。8.根據(jù)權利要求2所述的集成電路(100)，其中，各個邏輯門(112)是N0R門。9.一種電子器件(200)，其包括數(shù)據(jù)通信總線(220)，所述數(shù)據(jù)通信總線包括第一導線對，第一導線對包括數(shù)據(jù)信號導線(SDA)和同步信號導線(SCL);第二導線對，所述第二導線對包括用于承載固定高電勢(Vdd)的第一導線和用于承載固定低電勢(GND)的另一導線；以及在權利要求1-8中的任何一項權利要求中所述的集成電路(lOOa，100b)，所述集成電路具有第一其他引腳(102)，其被耦接至所述數(shù)據(jù)信號導線(SDA);第二其他引腳(104)，其被耦接至所述同步信號導線(SCL);以及地址引腳組(106)中的每個地址引腳(106a-c)，均被耦接至第一導線對或第二導線對中的一根導線。10.根據(jù)權利要求9所述的電子器件(200)，其中，所述數(shù)據(jù)通信總線(220)是12(]總線。全文摘要公開了一種用于在數(shù)據(jù)通信總線(220)(例如I²C總線)上進行通信的IC(100)，該總線包括第一導線對，第一導線對包括數(shù)據(jù)信號導線(SDA)和同步信號導線(SCL)。該IC包括一組用于定義該集成電路(100)的總線地址的地址引腳(106a-c)，每個地址引腳被布置成耦接至一組導線中的一根導線，該組導線包括第一導線對和第二導線對，第二導線對包括用于承載固定高電勢(Vdd)的導線和用于承載固定低電勢(GND)的導線。該IC(100)還包括分別用于耦接至數(shù)據(jù)信號導線(SDA)和同步信號導線(SCL)的第一其他引腳和第二其他引腳(102，104)并包括總線地址解碼器(110)，總線地址解碼器(110)針對每個地址引腳包括用于區(qū)分第一導線對和第二導線對的第一裝置(118)以及用于區(qū)分屬于同一導線對的導線的第二裝置(112，116)。本發(fā)明的IC(100)提供了能夠在增強尋址方案中對地址進行解碼的地址解碼器(110)的面積效率的實現(xiàn)。另外，公開了一種包括數(shù)據(jù)通信總線(220)以及耦接至該數(shù)據(jù)通信總線(220)的IC(100)的電子器件(200)。文檔編號G06F13/42GK101617301SQ200880005410公開日2009年12月30日申請日期2008年2月13日優(yōu)先權日2007年2月19日發(fā)明者米哈伊·維特內(nèi)斯庫申請人:Nxp股份有限公司