專利名稱：高速數(shù)據(jù)采集器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及高頻數(shù)據(jù)檢測(cè)系統(tǒng)的高速數(shù)據(jù)采集器，尤其是基于
CPLD(復(fù)雜可編程邏輯器件)，采用VHDL (高速硬件描述語(yǔ)言)硬件描述語(yǔ)言 設(shè)計(jì)的高速數(shù)據(jù)采集器。
背景技術(shù)：
傳統(tǒng)的高速1^采 ，通常采用單片機(jī)或DSP作為主要控制模±央，控 帝IJADC、存儲(chǔ)器和其他外圍電路的工作。隨著數(shù)據(jù)采 速度性能的要求越 來(lái)越高，傳統(tǒng)采集系統(tǒng)的弊端就越來(lái)越明顯。單片機(jī)的時(shí)鐘頻率劍氏且需用 軟件實(shí)現(xiàn)數(shù)據(jù)采集，這使得采集速度和效率降低，此外軟件運(yùn)行時(shí)間在整個(gè) 采樣時(shí)間中也占很大的比例。而CPLD復(fù)雜可編程邏輯器件)有單片機(jī)無(wú)法比 擬的優(yōu)勢(shì)。CPLD時(shí)鐘頻率高，內(nèi)部延時(shí)小，全部控制邏輯由硬件完成，速 度決、效率高。在此技術(shù)基礎(chǔ)上，滿足了數(shù)據(jù)采餅速度的要求。可應(yīng)用于 雷達(dá)、聲納、圖像處理、語(yǔ)音識(shí)別、通信、瞬剤言號(hào)測(cè)試等領(lǐng)域。

實(shí)用新型內(nèi)容
通常在低速高速數(shù)據(jù)采集器中常使用MCU (微處理器)來(lái)控制，但在高 速數(shù)據(jù)采集系統(tǒng)中，往往會(huì)受到MCU的軟件運(yùn)行速度的影響，而且隨著器件 速度的提高ADC， RAM, MCU之間的時(shí)序同步問(wèn)題也會(huì)顯現(xiàn)出來(lái)。因此本實(shí)用 新型使用了高速、多I/0口的CPLD芯片來(lái)控制ADC和RAM等，從而很好的解決 了采樣速度過(guò)高時(shí)的時(shí)序同步的問(wèn)題。
本實(shí)用新型解決其技術(shù)問(wèn)題所采用的技術(shù)方案是以CPLD為中心，主要 包括數(shù)據(jù)采集電路、數(shù)據(jù)處理、數(shù)據(jù)存儲(chǔ)、電源模塊等幾部分。
高速f^采集器主要由一片高ilAD芯片和一片Altera的CPLD芯片構(gòu)成。CPLD內(nèi)部實(shí)現(xiàn)的功能模塊主要有
(1) 消抖模±央。完成對(duì)工作模式控制信號(hào)的軟件消抖。
(2) 控制?！姥搿＝宇D集模式開關(guān)發(fā)出的開始采樣信號(hào)START，實(shí)5M ADC的控制，開始AD轉(zhuǎn)換；負(fù)責(zé)各部分的邏輯控制顛D采樣數(shù)據(jù)的編禎處理 模塊，是高速數(shù)據(jù)采集器的核心部分。
(3) FIFO存儲(chǔ)器模塊，并能發(fā)出半滿和空信號(hào)。半滿時(shí)，發(fā)出一個(gè) HalfFlag信號(hào)，通知相關(guān)部件可以讀數(shù)，F(xiàn)IFO存儲(chǔ)器為空時(shí)，發(fā)出一個(gè) EmptyFlag信號(hào)，提示相關(guān)停止讀數(shù)。
CPLD的功能邏輯使用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)，這是一種硬件描述語(yǔ)言，主要 用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。使用VHDL語(yǔ)言設(shè)計(jì)硬件電路 時(shí)，可以使設(shè)計(jì)者免除編寫邏輯表達(dá)式或真值表的工作。這樣使硬件電路設(shè) 計(jì)的難度有了大幅度的降低，從而可以提高工作效率，縮短硬件電路的設(shè)計(jì) 周期。
本實(shí)用新型的有益效果是，完成了高速、多通道的數(shù)據(jù)采集系統(tǒng)的CPLD 設(shè)計(jì)，該電路具有電路簡(jiǎn)單、體積小等優(yōu)點(diǎn)。利用EDA工具和語(yǔ)言對(duì)CPLD進(jìn) 行設(shè)計(jì)、仿真和驗(yàn)證，這便于設(shè)計(jì)的修改和優(yōu)化，縮短了產(chǎn)品的開發(fā)設(shè)計(jì)周 肌由CPLD具有在線編程的特點(diǎn)可以依據(jù)現(xiàn)場(chǎng)的具體瞎況，對(duì)FPGA的內(nèi)部 邏輯配置進(jìn)行修改，進(jìn)一步增加了系統(tǒng)應(yīng)用的靈活性，經(jīng)測(cè)試該設(shè)計(jì)是一種 比較理想的多通道、高速數(shù)據(jù)采集方案。


圖1是本實(shí)用新型的外型示意圖。 圖2是本實(shí)用新型的電路原理框圖。
具體實(shí)施方式
以下結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明。
如圖1中所示，本實(shí)用新型的器中 為 采集的啟停開關(guān)；②為高速數(shù)據(jù)采麟的電源輸入端；③為輸入的模擬信號(hào)；④為輸出的數(shù)字信號(hào)； ⑤為數(shù)據(jù)準(zhǔn)備就緒與否的標(biāo)志。
如圖2中所示，內(nèi)部是以CPLD為中心，主要包括數(shù)據(jù)采集電路、數(shù)據(jù)處
理、數(shù)據(jù)存儲(chǔ)、電源模塊等幾部分。
高速,采集器主要由一片高ilAD芯片和一片Altera的CPLD芯片構(gòu)成。 CPLD內(nèi)部實(shí)現(xiàn)的功能模塊主要有
(1) 消抖模塊。完成對(duì)工作模式控制信號(hào)的軟件消抖。
(2) 控制模±央。接頓斜莫式開關(guān)發(fā)出的開始采樣信號(hào)START，實(shí)iM ADC的控制，開始AD轉(zhuǎn)換；負(fù)責(zé)各部分的邏輯控制顛D采樣數(shù)據(jù)的編禎處理 模塊，是高速數(shù)據(jù)采集器的核心部分。
(3) FIFO存儲(chǔ)器模塊，并能發(fā)出半滿和空信號(hào)。半滿時(shí)，發(fā)出一個(gè) HalfFlag信號(hào)，通知相關(guān)部件可以讀數(shù)，F(xiàn)IFO存儲(chǔ)器為空時(shí)，發(fā)出一個(gè) EmptyFlag信號(hào)，提示相關(guān)停止讀數(shù)。
CPLD的功會(huì)巨邏輯使用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)，這是一種硬件描述語(yǔ)言，主要 用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。使用VHDL語(yǔ)言設(shè)計(jì)硬件電路 時(shí)，可以使設(shè)計(jì)者免除編寫邏輯表達(dá)式或真值表的工作。這樣使硬件電路設(shè) 計(jì)的難度有了大幅度的降低，從而可以提高工作效率，縮短硬件電路的設(shè) 計(jì)周期。
電源模塊為該系統(tǒng)供電的同時(shí)，也為前端傳繊提供了+9V的電源。 圖2中的模擬信號(hào)通過(guò)圖1的③端口輸入，經(jīng)過(guò)放大，進(jìn)行AD (模數(shù)) 轉(zhuǎn)化，變?yōu)閿?shù)字信號(hào)。放大電路采用高速寬帶運(yùn)算放大器LM318，放大器 的放大倍數(shù)通過(guò)負(fù)反饋電阻實(shí)現(xiàn)，該負(fù)反饋電阻為數(shù)控電位器使用Dallas 公司的DS1804。放大器放大倍數(shù)調(diào)整由幅度判斷模塊自動(dòng)完成。
高速AD轉(zhuǎn)換器采用TI公司的TLC1550芯片。它是一種采用CMOS工藝 制造的8bit并行AD芯片,能提供的最高轉(zhuǎn)換速率為20Msps。由于TLC1550內(nèi)部帶有采樣保持電路和標(biāo)準(zhǔn)分壓電阻，從而大大簡(jiǎn)化了外圍電路的設(shè)計(jì)。
TLC1550的時(shí)鐘信號(hào)CLK在每一個(gè)下降沿采^i擬輸入信號(hào)。第N次采集 的數(shù)據(jù)經(jīng)過(guò)2. 5個(gè)時(shí)鐘周期的延遲后，被送到內(nèi)部數(shù)據(jù)總線上。此時(shí)如果 輸出使能OE有效，則數(shù)據(jù)可被送至8bit數(shù)據(jù)總線(DB)上。
放大器調(diào)整統(tǒng)，AD轉(zhuǎn)換后， 集至啲數(shù)據(jù)緩存到FIFO,當(dāng)存儲(chǔ)達(dá) 到用戶設(shè)定的余度時(shí)，便送出一個(gè)請(qǐng)求信號(hào)(數(shù)據(jù)準(zhǔn)備就緒)，通知相關(guān)部 件讀取數(shù)據(jù)。FIFO余度值的大小可由用戶自己設(shè)定，但此值不能過(guò)于接 近FIF0的深度。因?yàn)樵谧x取部件響應(yīng)這一請(qǐng)求信號(hào)，進(jìn)行讀數(shù)處理的過(guò)程 中，CPLD仍在進(jìn)行 的采集和存儲(chǔ)。如果余度值過(guò)于接近FIFO深度，F(xiàn)IFO 容易產(chǎn)生溢出的錯(cuò)誤。因此，本設(shè)計(jì)以FIFO芯片的半滿作為設(shè)定的余度， 當(dāng)存儲(chǔ),達(dá)到其容量的一半時(shí)，CPLD就會(huì)送出一個(gè)請(qǐng)求讀取數(shù)據(jù)的信號(hào)。 FIFO控制信號(hào)有:異步清零;讀寫數(shù)據(jù);讀寫使能;空/半滿標(biāo)志。數(shù)據(jù)(data) 在寫使能有效的情況下按照寫時(shí)鐘往FIFO里面存儲(chǔ)，在讀使能時(shí)，數(shù)據(jù)按 照讀時(shí)鐘的速度從數(shù)據(jù)總線上輸出。圖2中FIFO的數(shù)據(jù)輸出到圖1的④， 圖2中FIFO的數(shù)據(jù)準(zhǔn)備就緒輸出到圖1的⑤。
要完成以上數(shù)據(jù)采集過(guò)程需要有以下步驟放大器輸出幅度調(diào)整，AD 轉(zhuǎn)換， 保存(數(shù)據(jù)寫)，數(shù)據(jù)讀取(數(shù)據(jù)讀)等過(guò)程，這些過(guò)程應(yīng)按一 定時(shí)序進(jìn)行，該時(shí)序由CPLD的時(shí)序狀態(tài)電路控制。在該時(shí)序狀態(tài)共設(shè)置了 與上述步驟對(duì)應(yīng)的四個(gè)狀態(tài)分另咖以控制。
CPLD中的時(shí)鐘發(fā)生器產(chǎn)生時(shí)鐘脈沖，控制AD轉(zhuǎn)換的動(dòng)作。
圖2虛線框內(nèi)為CPLD內(nèi)部需要設(shè)計(jì)的模塊電路。CPLD選用EMP72128-6 芯片，門延時(shí)為6ns。
權(quán)利要求1、一種高速數(shù)據(jù)采集器，主要包括數(shù)據(jù)采集電路、數(shù)據(jù)處理、數(shù)據(jù)存儲(chǔ)、電源模塊等，其特征在于數(shù)據(jù)處理和數(shù)據(jù)存儲(chǔ)是由高速A/D芯片加上CPLD芯片實(shí)現(xiàn)的，它包括依次相連接的輸入端口、可調(diào)放大電路、高速A/D芯片、CPLD芯片、輸出端口，數(shù)據(jù)處理和數(shù)據(jù)存儲(chǔ)是由高速A/D芯片加上CPLD芯片實(shí)現(xiàn)的。
2 、如權(quán)利要求1所述的高速數(shù)據(jù)采集器，其特征在于CPLD內(nèi) 部實(shí)現(xiàn)的功能模塊主要有消抖模塊、控制模塊、FIFO存儲(chǔ)器模塊。
專利摘要本實(shí)用新型涉及一種高速數(shù)據(jù)采集器，是以CPLD為中心，主要包括數(shù)據(jù)采集電路、數(shù)據(jù)處理、數(shù)據(jù)存儲(chǔ)、電源模塊等幾部分，由依次相連接的輸入端口、可調(diào)放大電路、高速A/D芯片、CPLD芯片、輸出端口組成，CPLD芯片是使用VHDL語(yǔ)言的，其實(shí)現(xiàn)的功能模塊主要是消抖模塊、控制模塊、FIFO存儲(chǔ)器模塊，具體由幅度判斷、FIFO存儲(chǔ)、時(shí)鐘產(chǎn)生、時(shí)序產(chǎn)生四個(gè)部分構(gòu)成。由于使用了高速、多I/O口的CPLD芯片來(lái)控制ADC和RAM等，解決了采樣速度過(guò)高時(shí)的時(shí)序同步的問(wèn)題，并且具有設(shè)計(jì)修改和優(yōu)化容易，系統(tǒng)應(yīng)用性好，電路簡(jiǎn)單，體積小等優(yōu)點(diǎn)。
文檔編號(hào)G06F17/50GK201327635SQ200820163669
公開日2009年10月14日 申請(qǐng)日期2008年9月4日 優(yōu)先權(quán)日2008年9月4日
發(fā)明者旭 萬(wàn), 彭保進(jìn), 沈亞強(qiáng), 宇 王, 金洪震, 錢惠國(guó) 申請(qǐng)人:浙江師范大學(xué)