專利名稱：一種平方器電路及實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明實(shí)施例涉及電路設(shè)計(jì)領(lǐng)域，特別是涉及一種平方器電路及實(shí)現(xiàn)方法。
背景技術(shù)：
平方器是科學(xué)技術(shù)領(lǐng)域廣泛使用的典型電路之一，在實(shí)際電路設(shè)計(jì)中， 可以采用乘法器實(shí)現(xiàn)平方器或采用查表法實(shí)現(xiàn)平方器。
其中，采用乘法器的實(shí)現(xiàn)結(jié)構(gòu)如圖1所示，包括一個(gè)絕對(duì)值實(shí)現(xiàn)電路和
一個(gè)乘法器，平方器的實(shí)現(xiàn)過程如下，以4bit有符號(hào)數(shù)作為輸入數(shù)據(jù)為例進(jìn) 行說明。
首先，4bit有符號(hào)數(shù)的輸入數(shù)據(jù)A的二進(jìn)制表達(dá)式如下
爿=a3 x 23 + a2 x 22 + q x 21 + "o x 20, 其中",=0或1， / = 0,1,2,3;
第一步利用絕對(duì)值實(shí)現(xiàn)電路對(duì)輸入數(shù)據(jù)A求耳又并輸出絕對(duì)值，即根據(jù) 符號(hào)位得到輸入數(shù)據(jù)的補(bǔ)碼，得到的補(bǔ)碼可以表示為一個(gè)4bit無符號(hào)數(shù)。該 實(shí)現(xiàn)過程的表達(dá)式如下
= (a2 Aa3)x22 、)x21 +(a。 Aa3)x2。 +a3
其中A表示異或門，6;=0或1, / = 0,1,2,3;
第二步利用乘法器對(duì)絕對(duì)值實(shí)現(xiàn)電路輸出的4bit無符號(hào)數(shù)的各位進(jìn)行 展開并加和，輸出最終的平方結(jié)果。該實(shí)現(xiàn)過程的表達(dá)式如下
乂2 =(63 &63 +62 &63 +6! &63 +6。 &63)x23 +(63 &62 +Z>2 &62 +^ &62 +6。 &62)x22 + (63 +62 +、 &、 +6。 &+(63 &60 +62 &60 +、 &60 +6。 &60)x20 ， 其中&表示與門，+表示或門。
在上述采用乘法器的方案中，第一步中需要3個(gè)異或門與l個(gè)4bit加法器，其中1個(gè)異或門可以等效為3個(gè)非門與2個(gè)與門；第二步中需要16個(gè)與 門與4個(gè)7bit加法器。因此，共需9個(gè)非門、22個(gè)與門、l個(gè)4bit加法器和4 個(gè)7bit加法器，資源浪費(fèi)比較嚴(yán)重。
采用查表法的實(shí)現(xiàn)結(jié)構(gòu)如圖2所示，平方器包括一個(gè)輸入端口和一個(gè)輸 出端口，還需要包括存儲(chǔ)單元，用于存儲(chǔ)相應(yīng)輸入數(shù)據(jù)的平方結(jié)果，存儲(chǔ)單 元通常采用ROM (Read-Only Memory,只讀存儲(chǔ)器)或RAM (Random Access Memory,隨機(jī)存儲(chǔ)器)。
對(duì)于采用查表法實(shí)現(xiàn)平方器的方法，當(dāng)輸入位寬為12bit時(shí)，需要212個(gè) 存儲(chǔ)單元，即需要深度為4096、位寬為23的ROM或RAM,占用的資源非 常巨大。
在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)以上現(xiàn)有技術(shù)存在以下缺點(diǎn)現(xiàn)有 技術(shù)中的方法資源浪費(fèi)都比較嚴(yán)重。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供了一種平方器電路及實(shí)現(xiàn)方法，以節(jié)省實(shí)現(xiàn)平方器電 路的資源。
為了達(dá)到以上目的，本發(fā)明實(shí)施例提供了一種平方器的實(shí)現(xiàn)電路，包括 獲取模塊，用于根據(jù)輸入的有符號(hào)數(shù)獲取平方過程中的互乘項(xiàng)、自乘項(xiàng)和補(bǔ) 充項(xiàng)；第一加和模塊，用于對(duì)所述獲取模塊得到的互乘項(xiàng)進(jìn)行加和，得到第 一加和結(jié)果，所述第一加和結(jié)果為互乘項(xiàng)的加和結(jié)果；第二加和模塊，用于 對(duì)所述第一加和結(jié)果，和所述獲取模塊得到的自乘項(xiàng)進(jìn)行加和，得到第二加 和結(jié)果，所述第二加和結(jié)果為所述第一加和結(jié)果和自乘項(xiàng)的加和結(jié)果；第三 加和模塊，用于對(duì)所述第二加和結(jié)果，和所述獲取模塊得到的補(bǔ)充項(xiàng)進(jìn)行加 和，得到第三加和結(jié)果，所述第三加和結(jié)果為所述第二加和結(jié)果與補(bǔ)充項(xiàng)的 加和結(jié)果；合并模塊，用于對(duì)所述第三加和結(jié)果與低2bit位進(jìn)行合并，得到 所述有符號(hào)數(shù)的平方結(jié)果。
本發(fā)明實(shí)施例還提供了一種平方器的實(shí)現(xiàn)方法，包括根據(jù)輸入的有符 號(hào)數(shù)獲取平方過程中互乘項(xiàng)、自乘項(xiàng)、補(bǔ)充項(xiàng)；對(duì)所述互乘項(xiàng)進(jìn)行加和，得到第一加和結(jié)果；對(duì)所述第一加和結(jié)果與所述自乘項(xiàng)進(jìn)行加和，得到第二加 和結(jié)果；對(duì)所述第二加和結(jié)果與所述補(bǔ)充項(xiàng)進(jìn)行加和，得到第三加和結(jié)果； 對(duì)所述第三加和結(jié)果與低2bit位進(jìn)行合并，得到所述有符號(hào)數(shù)的平方結(jié)果。
本發(fā)明實(shí)施例中，通過采用本文方式的平方器通用電路，相比采用乘法 器與查表法來說，大大節(jié)省了硬件電路資源。


圖1是現(xiàn)有技術(shù)中采用乘法器實(shí)現(xiàn)平方器的結(jié)構(gòu)圖2是現(xiàn)有技術(shù)中采用查表法實(shí)現(xiàn)平方器的結(jié)構(gòu)圖3是本發(fā)明實(shí)施例一 4bit有符號(hào)數(shù)平方器的實(shí)現(xiàn)電路結(jié)構(gòu)圖4是本發(fā)明實(shí)施例一中獲取模塊的推導(dǎo)過程圖5是本發(fā)明實(shí)施例二 n bit有符號(hào)數(shù)平方器的實(shí)現(xiàn)電路結(jié)構(gòu)圖6是本發(fā)明實(shí)施例三平方器實(shí)現(xiàn)方法的流程圖。
具體實(shí)施例方式
下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述 本發(fā)明實(shí)施例一提供了一種4bit有符號(hào)數(shù)平方器的實(shí)現(xiàn)電路，4bit有符號(hào) 數(shù)的二進(jìn)制表達(dá)式為
<formula>formula see original document page 8</formula>
其中",=0或1, / = 0,1，2，3;
如圖3所示，該電路包括獲取模塊310,第一加和模塊320,第二加和 模塊330,第三加和模塊340,合并模塊350。
其中，獲取模塊310，用于根據(jù)輸入數(shù)據(jù)獲取平方過程中出現(xiàn)的互乘項(xiàng)、 自乘項(xiàng)和補(bǔ)充項(xiàng)，輸入端為4bit有符號(hào)數(shù)的各項(xiàng)數(shù)位的值 輸出端為平方過程中出現(xiàn)的互乘項(xiàng)、自乘項(xiàng)和補(bǔ)充項(xiàng)。
如圖4所示，獲耳又^^莫塊310具體包括
相乘子模塊410，用于對(duì)所述4bit有符號(hào)數(shù)A按照二進(jìn)制展開方式進(jìn)行 自相乘，其中與符號(hào)位"3相關(guān)的項(xiàng)均需要取反，該結(jié)果與先對(duì)A取絕對(duì)值后相乘得到的結(jié)果完全相同；
相加子模塊420，用于根據(jù)二進(jìn)制加法的規(guī)則，即相同兩項(xiàng)相加相當(dāng)于左 移lbit以及自乘項(xiàng)等于乘數(shù)本身，對(duì)相乘子模塊410得到的各項(xiàng)數(shù)據(jù)進(jìn)行求 和。如圖4所示^&fl。、 "2&fl。、 & &a。 、 "3&q、 a3&"2、 4&a!各項(xiàng)均向左移 動(dòng)lbit，同時(shí)各自乘項(xiàng)即a。&fl。、 fl,&^、 a2&a2、 ^&a3各項(xiàng)分別表示為a。、 ^ 、 a2、 a3;
組合子模塊430,用于對(duì)相加子模塊420得到的各項(xiàng)數(shù)據(jù)按照數(shù)據(jù)結(jié)構(gòu)進(jìn) 行組合，具有相同結(jié)構(gòu)的數(shù)據(jù)組成一類，并優(yōu)先將每一類中各加數(shù)的數(shù)位填 滿，以達(dá)到運(yùn)算單元結(jié)構(gòu)的統(tǒng)一。從圖4可以看到組合子沖莫塊430對(duì)相加子 模塊420得到的數(shù)據(jù)按照數(shù)據(jù)結(jié)構(gòu)進(jìn)行組合，具有相同結(jié)構(gòu)的數(shù)據(jù)組成一類， 組合為自乘項(xiàng)、互乘項(xiàng)與補(bǔ)充項(xiàng)三類，并優(yōu)先將每一類中各加數(shù)的數(shù)位填滿， 合并過程中將不存在自乘項(xiàng)與互乘項(xiàng)的位置填0，并省略低2bit位。
獲取才莫塊 310 4尋到互乘項(xiàng){a3&a2，a3&^，0!3&"0,a2&"0,^&"0}與 (0，CU2&q,0，0〉、自乘項(xiàng)^3,0,a2，0,^ 、補(bǔ)充項(xiàng){0,0,1,0,0}分別作為第一加和模塊 320、第二加和模塊330、第三加和模塊340的輸入數(shù)據(jù)。由獲取模塊310的 輸出數(shù)據(jù)表達(dá)式可以看出實(shí)現(xiàn)該模塊的電路共需要6個(gè)與門和3個(gè)非門。
第一加和模塊320,用于對(duì)獲取模塊310得到的兩項(xiàng)互乘項(xiàng)進(jìn)行加和，需 要l個(gè)5bit加法器，輸入端為獲取漠塊310得到的兩項(xiàng)互乘項(xiàng)，輸出端為第 一加和結(jié)果，所述第一加和結(jié)果為互乘項(xiàng)的加和結(jié)果。
第二加和模塊330,用于對(duì)所述第一加和結(jié)果和獲取模塊310得到的自乘 項(xiàng)進(jìn)行加和，需要l個(gè)5bit加法器，輸入端為所述第一加和結(jié)果和獲取^莫塊 310得到的自乘項(xiàng)^，0, 0，W，輸出端為第二加和結(jié)果，所述第二加和結(jié)果為 所述第一加和結(jié)果與自乘項(xiàng)的加和結(jié)果。
第三加和模塊340，用于對(duì)所述第二加和結(jié)果和獲取才莫塊310得到的補(bǔ)充 項(xiàng)進(jìn)行加和，需要l個(gè)5bit加法器，輸入端為所述第二加和結(jié)果和獲取模塊 310得到的補(bǔ)充項(xiàng){0，0,1,0，0},輸出端為第三加和結(jié)果，所述第三加和結(jié)果為所 述第二加和結(jié)果與補(bǔ)充項(xiàng)的加和結(jié)果。
合并模塊350,用于對(duì)所述第三加和結(jié)果和低2bit(0,^進(jìn)行合并，輸入端為所述第三加和結(jié)果和低2bitRaJ,輸出端為該4bit有符號(hào)數(shù)的平方結(jié)果。 如上所述，該平方器實(shí)現(xiàn)的電路結(jié)構(gòu)只需要6個(gè)與門、3個(gè)非門與3個(gè)
5bit加法器，因此與現(xiàn)有技術(shù)相比大量節(jié)省了硬件電路資源。
本發(fā)明實(shí)施例二提供了一種n bit有符號(hào)數(shù)平方器的實(shí)現(xiàn)電路，本實(shí)施例
是對(duì)上述4bit有符號(hào)數(shù)平方器的實(shí)現(xiàn)電路的推廣，如圖5所示，包括獲取
模塊510、第一加和模塊520、第二加和模塊530、第三加和模塊540和合并
模塊550。
其中，獲取模塊510,用于獲取輸入數(shù)據(jù)平方過程中出現(xiàn)的互乘項(xiàng)、自乘 項(xiàng)和補(bǔ)充項(xiàng)，輸入端為nbit有符號(hào)數(shù)的各項(xiàng)數(shù)位的值，輸出端為平方過程中 的互乘項(xiàng)、自乘項(xiàng)和補(bǔ)充項(xiàng)。
獲取模塊510具體包括
相乘子模塊，用于對(duì)輸入數(shù)據(jù)按照二進(jìn)制展開方式進(jìn)行自相乘，其中與 符號(hào)位""相關(guān)的項(xiàng)均需要取反，該結(jié)果與先對(duì)所述n bit有符號(hào)數(shù)取絕對(duì)值后 相乘得到的結(jié)果完全相同。輸入端為所述nbit有符號(hào)數(shù)，輸出端為輸入數(shù)據(jù) 自相乘結(jié)果。
相加子模塊，用于根據(jù)二進(jìn)制加法的規(guī)則，即相同兩項(xiàng)相加相當(dāng)于左移 lbit以及自乘項(xiàng)等于乘數(shù)本身，對(duì)所述相乘子模塊得到的結(jié)果進(jìn)行求和。輸入 端為所述相乘子模塊得到的結(jié)果，輸出端為所述相乘子模塊得到的結(jié)果的求 和結(jié)果。
組合子模塊，用于對(duì)所述相加子模塊得到的結(jié)果按照數(shù)據(jù)結(jié)構(gòu)進(jìn)行組合，
具有相同結(jié)構(gòu)的數(shù)據(jù)組成一類，并優(yōu)先將每一類中各加數(shù)的數(shù)位填滿，以達(dá) 到運(yùn)算單元結(jié)構(gòu)的統(tǒng)一，合并過程中將不存在自乘項(xiàng)與互乘項(xiàng)的位置填O,并
省略低2bit位。輸入端為所述相加子模塊得到的結(jié)果，輸出端為所述相加子 模塊得到的數(shù)據(jù)的組合結(jié)果。所述相加子模塊得到的數(shù)據(jù)可以組合為自乘項(xiàng)、 互乘項(xiàng)與補(bǔ)充項(xiàng)三類。 . 獲取;f莫塊510得到的自乘項(xiàng)為
{』，0， " 一2,0, " 一3 ，……,0, fl2 ,0, a }， 其中"，"表示位連接符。得到的互乘項(xiàng)為
當(dāng)n為偶數(shù)時(shí)，互乘項(xiàng)項(xiàng)數(shù)為n/2,各項(xiàng)如下所示 第1項(xiàng)K^"^2,a"—一 —3,fl —a—4,……，fl"a。,a"—2"。," —3a。,flf —4fl。,……,qa。〉； 第2項(xiàng)K_2" _3,a _2" _4，" _2" —5,……2^," —a,""—a,""—",,……,af2ap0,0}; 第3項(xiàng){a —3fl —4，ot —3a —5，ar —3a _6,……,a _3a2a_4a2,a _5a2，a _6a2,……,a3a2 ，0,0,0,0};
第n/2項(xiàng)O,O，O,……,0}，其中有n-2個(gè)0。 當(dāng)n為奇數(shù)時(shí)，互乘項(xiàng)項(xiàng)數(shù)為(n-l)/2,各項(xiàng)如下所示
第1項(xiàng)KM""—2,a"-A-3,^V,""-4，……,fl"—一。,fl"—2"。,fl —3"。," —4"。,……，^"0};
第2項(xiàng){a -a-3," —a_4," —2" —5,……,a"一2^,a"—a,"""",,""—5",,……waAO}; 第3項(xiàng){" _3" _4，" —3" 一5，0! _30! _6,……,a _3a2,a _4a2,a —5a2，a —6a2,……，a3a2,0,0,0,0};
第(n-l )/2項(xiàng){"( +1)/2 —1)/2, +1)/2"( —3)/2,"( -1)/2"( _3)/2，0,0,0,……,0},其中有(n-3 )個(gè)0。
得到的補(bǔ)充項(xiàng)為
{1,0,0,0,......，0},
其中有n-2個(gè)0。
第一加和模塊520,用于對(duì)獲取模塊510得到的兩項(xiàng)互乘項(xiàng)進(jìn)行加和，輸 入端為獲取模塊510得到的兩項(xiàng)互乘項(xiàng)，輸出端為第一加和結(jié)果，所述第一 加和結(jié)果為互乘項(xiàng)的加和結(jié)果。
第二加和模塊530,用于對(duì)所述第一加和結(jié)果和獲取模塊510得到的自乘 項(xiàng)進(jìn)行加和，輸入端為所述第一加和結(jié)果和獲取才莫塊510得到的自乘項(xiàng)，輸 出端為第二加和結(jié)果，所述第二加和結(jié)果為所述第一加和結(jié)果和自乘項(xiàng)的加
和結(jié)果。
第三加和模塊540，用于對(duì)所述第二加和結(jié)果和獲取模塊510得到的補(bǔ)充 項(xiàng)進(jìn)行加和，輸入端為第二加和結(jié)果和獲取模塊510得到的補(bǔ)充項(xiàng)，輸出端 為第三加和結(jié)果，所述第三加和結(jié)果為所述第二加和結(jié)果和補(bǔ)充項(xiàng)的加和結(jié) 果。合并模塊550,用于對(duì)所述第三結(jié)合結(jié)果和低2bitR^進(jìn)行合并，輸入 端為所述第三加和結(jié)果和低2bit(0,fl。r輸出端為所述nbit有符號(hào)數(shù)的平方結(jié) 果。
當(dāng)n為偶數(shù)時(shí)，本發(fā)明實(shí)施例二的實(shí)現(xiàn)電路共需要(2n-3 )bit加法器n/2+l 個(gè)；當(dāng)n為奇數(shù)時(shí)，本發(fā)明實(shí)施例二的實(shí)現(xiàn)電路共需要(2n-3)bit加法器(n+l) /2個(gè)。
本發(fā)明實(shí)施例三4是供了一種平方器的實(shí)現(xiàn)方法，如圖6所示，包括 步驟601:根據(jù)接收的有符號(hào)數(shù)獲取平方過程中的互乘項(xiàng)、自乘項(xiàng)、補(bǔ)充
項(xiàng)；
其中，步驟601還可以包括以下三個(gè)步驟
步驟601A:對(duì)接收的有符號(hào)數(shù)按照二進(jìn)制展開方式進(jìn)行自相乘，與符號(hào) 位相關(guān)的項(xiàng)均需要取反；
步驟601B:對(duì)步驟601A得到的各項(xiàng)數(shù)據(jù)進(jìn)行加和；
步驟601C:對(duì)步驟601B得到的各項(xiàng)數(shù)據(jù)按照數(shù)據(jù)結(jié)構(gòu)進(jìn)行組合，具有 相同結(jié)構(gòu)的數(shù)據(jù)組成一類，得到互乘項(xiàng)、自乘項(xiàng)和補(bǔ)充項(xiàng)三類，并優(yōu)先將每 一類中各加數(shù)的數(shù)位填滿，合并過程中將不存在自乘項(xiàng)與互乘項(xiàng)的位置填0， 并省略低2bit位。
步驟602:對(duì)步驟601C得到的互乘項(xiàng)進(jìn)行加和，得到第一加和結(jié)果，所 述第 一加和結(jié)果為互乘項(xiàng)的加和結(jié)果；
步驟603:對(duì)步驟602得到的第一加和結(jié)果與步驟601C得到的自乘項(xiàng)進(jìn) 行加和，得到第二加和結(jié)果，該第二加和結(jié)果為所述第一加和結(jié)果與自乘項(xiàng) 的加和結(jié)果；
步驟604:對(duì)步驟603得到的第二加和結(jié)果與步驟601C得到的補(bǔ)充項(xiàng)進(jìn) 行加和，得到第三加和結(jié)果，所述第三加和結(jié)果為所述第二加和結(jié)果與補(bǔ)充 項(xiàng)的加和結(jié)果；
步驟605:對(duì)步驟604得到的第三加和結(jié)果與低2bit位進(jìn)行合并，得到接 收數(shù)據(jù)的平方結(jié)果。
本發(fā)明實(shí)施例的技術(shù)方案采用以上所述的平方器通用電路設(shè)計(jì)架構(gòu)，達(dá)到了節(jié)省硬件電路資源的效果。
通過以上的實(shí)施方式的描述，本領(lǐng)域的技術(shù)人員可以清楚地了解到本發(fā) 明可以通過硬件實(shí)現(xiàn)，也可以可借助軟件加必要的通用硬件平臺(tái)的方式來實(shí) 現(xiàn)基于這樣的理解，本發(fā)明的技術(shù)方案可以以軟件產(chǎn)品的形式體現(xiàn)出來，該
軟件產(chǎn)品可以存儲(chǔ)在一個(gè)非易失性存儲(chǔ)介質(zhì)(可以是CD-ROM, U盤，移動(dòng) 硬盤等)中，包括若干指令用以使得一臺(tái)計(jì)算機(jī)設(shè)備(可以是個(gè)人計(jì)算機(jī)， 服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個(gè)實(shí)施例所述的方法。
以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的 普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn) 和潤飾，這些改進(jìn)和潤飾也應(yīng)#見本發(fā)明的保護(hù)范圍。
權(quán)利要求
1、一種平方器的實(shí)現(xiàn)電路，其特征在于，包括獲取模塊，用于根據(jù)輸入的有符號(hào)數(shù)獲取平方過程中的互乘項(xiàng)、自乘項(xiàng)和補(bǔ)充項(xiàng)；第一加和模塊，用于對(duì)所述獲取模塊得到的互乘項(xiàng)進(jìn)行加和，得到第一加和結(jié)果，所述第一加和結(jié)果為互乘項(xiàng)的加和結(jié)果；第二加和模塊，用于對(duì)所述第一加和結(jié)果，和所述獲取模塊得到的自乘項(xiàng)進(jìn)行加和，得到第二加和結(jié)果，所述第二加和結(jié)果為所述第一加和結(jié)果和自乘項(xiàng)的加和結(jié)果；第三加和模塊，用于對(duì)所述第二加和結(jié)果，和所述獲取模塊得到的補(bǔ)充項(xiàng)進(jìn)行加和，得到第三加和結(jié)果，所述第三加和結(jié)果為所述第二加和結(jié)果與補(bǔ)充項(xiàng)的加和結(jié)果；合并模塊，用于對(duì)所述第三加和結(jié)果與低2bit位進(jìn)行合并，得到所述有符號(hào)數(shù)的平方結(jié)果。
2、 如權(quán)利要求1所述平方器的實(shí)現(xiàn)電路，其特征在于，所述獲取模塊包括相乘子模塊，用于對(duì)所述有符號(hào)數(shù)按照二進(jìn)制展開方式進(jìn)行自相乘，并 對(duì)與符號(hào)位相關(guān)的項(xiàng)耳又反；相加子模塊，用于對(duì)所述相乘子模塊得到的各項(xiàng)數(shù)據(jù)進(jìn)行求和； 組合子模塊，用于對(duì)所述相加子模塊得到的各項(xiàng)數(shù)據(jù)進(jìn)行組合。
3、 如權(quán)利要求2所述平方器的實(shí)現(xiàn)電路，其特征在于，所述組合子模塊 為第一組合子模塊，用于按照數(shù)據(jù)結(jié)構(gòu)進(jìn)行組合，具有相同結(jié)構(gòu)的數(shù)據(jù)組成 一類，并優(yōu)先將每一類中各加數(shù)的數(shù)位填滿；將不存在自乘項(xiàng)與互乘項(xiàng)的位 置填O,并省略低2bit位。
4、 如權(quán)利要求1所述平方器的實(shí)現(xiàn)電路，其特征在于， 所述互乘項(xiàng)為當(dāng)n為偶數(shù)時(shí)，其中n為輸入的有符號(hào)數(shù)的位寬，互乘項(xiàng)項(xiàng)數(shù)為n/2，各 項(xiàng)如下所示第1項(xiàng){""-A-2,""-A-3,""-l" —4，……," -1^)," -2"。，""—3"。，""—4"。，……,"1"。};第2項(xiàng){""-2""-3,""-2""-4，""-2""-5,……，""-2""",'-3"1,""—4"1，""—5"1，……，"2^,0,0};第3項(xiàng)K-3""—4，""—3" —5,""—3""—6，……3"2，""一4"2，""-5"2,"""2，……,"3"2 ,0,0，0，0};第n/2項(xiàng)(""/2 w,0,0,0，……,0}，其中有n-2個(gè)0; 當(dāng)n為奇數(shù)時(shí)，互乘項(xiàng)項(xiàng)數(shù)為(n-l)/2，各項(xiàng)如下所示第1項(xiàng)K-l""-2,""—3,""—4，……1"。，""-2"。，""-3"。,""—4"。，……，","。};第2項(xiàng){""-2""-3,""-2""-4，",,—2""-5,……,""-2"1 ,""-3"l,""-4"l,""-5"l，……,^"!，0,0};第3項(xiàng){""_3""—4，""—3""—5,""-3""—6,……3"2,""—4"2，""—5"2,""-6"2,……,"3"2 ,0,0,0,0};第(n畫l )/2項(xiàng)(a("+D/2fl("-D/2,a(",2"("-3)/2,a(",2"("-3)/2,0,0,0，......,0}，其中有(n-3 )個(gè)0;所述自乘項(xiàng)為K_, ，0," _2,0, a —3 ，……，0,cr2,0,fl,},其中"，"表示位連接符； 所述補(bǔ)充項(xiàng)為{1,0, O，O，......，0},其中有n-2個(gè)0。
5、 一種平方器的實(shí)現(xiàn)方法，其特征在于，包括 根據(jù)輸入的有符號(hào)數(shù)獲取平方過程中互乘項(xiàng)、自乘項(xiàng)、補(bǔ)充項(xiàng)； 對(duì)所述互乘項(xiàng)進(jìn)行加和，得到第一加和結(jié)果； 對(duì)所述第一加和結(jié)果與所述自乘項(xiàng)進(jìn)行加和，得到第二加和結(jié)果； 對(duì)所述第二加和結(jié)果與所述補(bǔ)充項(xiàng)進(jìn)行加和，得到第三加和結(jié)果； 對(duì)所述第三加和結(jié)果與低2bit位進(jìn)行合并，得到所述有符號(hào)數(shù)的平方結(jié)果。
6、 如權(quán)利要求5所述平方器的實(shí)現(xiàn)方法，其特征在于，所述根據(jù)輸入的 有符號(hào)數(shù)獲取平方過程中互乘項(xiàng)、自乘項(xiàng)、補(bǔ)充項(xiàng)包括對(duì)所述有符號(hào)數(shù)按照二進(jìn)制展開方式進(jìn)行自相乘，并對(duì)與符號(hào)位相關(guān)的項(xiàng)取反；對(duì)自相乘得到的各項(xiàng)數(shù)據(jù)進(jìn)行加和； 對(duì)加和得到的各項(xiàng)數(shù)據(jù)進(jìn)行組合。
7、 如權(quán)利要求5所述平方器的實(shí)現(xiàn)方法，其特征在于，所述對(duì)加和得到 的各項(xiàng)數(shù)據(jù)進(jìn)行組合包括按照數(shù)據(jù)結(jié)構(gòu)進(jìn)行組合，具有相同結(jié)構(gòu)的數(shù)據(jù)組 成一類，并優(yōu)先將每一類中各加數(shù)的數(shù)位填滿；將不存在自乘項(xiàng)與互乘項(xiàng)的 位置填0，并省略低2bit位。
8、 如權(quán)利要求5所述實(shí)現(xiàn)方法，其特征在于， 所述互乘項(xiàng)為當(dāng)n為偶數(shù)時(shí)，其中n為輸入的有符號(hào)數(shù)的位寬，互乘項(xiàng)項(xiàng)數(shù)為n/2,各 項(xiàng)》口下戶斤示第1項(xiàng)1""-2,""-1""-3,""-1" -4,……2"0," —3"0," —4"。,……,"1"J;第2項(xiàng){""-2""-3，""-2""-4，""-2""-5，……，""-2"1，""-3"1，""—4"1,""—5"1,……,^""0,0};第3項(xiàng)K-3""-4，""-3""-5,""-3""-6,……," -3"2，""-4"2,""-5"2,""-6"2，……,"3"2 ,0,0,0,0};第n/2項(xiàng)K/A"-'，0,0，0,……,0、其中有n-2個(gè)0; 當(dāng)n為奇數(shù)時(shí)，互乘項(xiàng)項(xiàng)數(shù)為(n-l)/2,各項(xiàng)如下所示第1項(xiàng){""-1""-2,""—3,""-A-4，……," -1"。，""—2"。，""-3"。，""-4"。，……,"1"。};第2項(xiàng){""_2""-3,""-2""—4,""-2""-5,……,""-2"l,a"-3"i,a"—4",，fl"-5巧,……,"2^0,0};第3項(xiàng){""-3""-4,""-3""-5，""-3""-6,……," -3"2," -4"2,",,—5"2，""—6"2，……，"3"2 ，0,0,0,0};第(n-l )/2項(xiàng){"("+"""("-i)/2,a("+i)/2a("-3)/2,a("-i)/2a("-3)/2，0,0，0，……，0}，其中有(n-3 )個(gè)0;所述自乘項(xiàng)為{" 一 ,0," -2 A 3 ，……,0,a2,0, a }，其中"，"表示位連接符。 所述補(bǔ)充項(xiàng)為(l，O，O,O,......，0}其中有n-2個(gè)0。
全文摘要
本發(fā)明實(shí)施例公開了一種平方器的實(shí)現(xiàn)電路，包括獲取模塊，用于根據(jù)輸入的有符號(hào)數(shù)獲取平方過程中的互乘項(xiàng)、自乘項(xiàng)和補(bǔ)充項(xiàng)；第一加和模塊，用于對(duì)所述獲取模塊得到的互乘項(xiàng)進(jìn)行加和，得到第一加和結(jié)果；第二加和模塊，用于對(duì)所述第一加和模塊得到的第一加和結(jié)果，和所述獲取模塊得到的自乘項(xiàng)進(jìn)行加和，得到第二加和結(jié)果；第三加和模塊，用于對(duì)所述第二加和模塊得到的第二加和結(jié)果，和所述獲取模塊得到的補(bǔ)充項(xiàng)進(jìn)行加和，得到第三加和結(jié)果；合并模塊，用于對(duì)所述第三加和模塊得到的第三加和加和結(jié)果，與低2bit位進(jìn)行合并，得到所述有符號(hào)數(shù)的平方結(jié)果。這樣簡(jiǎn)化了平方器實(shí)現(xiàn)的電路結(jié)構(gòu)，大大節(jié)省了電路資源。
文檔編號(hào)G06G7/00GK101320417SQ20081013440
公開日2008年12月10日 申請(qǐng)日期2008年7月22日 優(yōu)先權(quán)日2008年7月22日
發(fā)明者昊 魏 申請(qǐng)人:深圳華為通信技術(shù)有限公司