專利名稱：一種現(xiàn)場(chǎng)可編程門陣列中的門控時(shí)鐘及其實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)，特別是涉及一種現(xiàn)場(chǎng)可編程門陣列中的門控時(shí) 鐘及其實(shí)現(xiàn)方法。
背景技術(shù)：
現(xiàn)代集成電路設(shè)計(jì)中，芯片的規(guī)模和復(fù)雜度都在呈指數(shù)性的增加。尤其在
ASIC (Application Specific Intergrated Circuits,專用集成電路)的設(shè)計(jì)流程中， 驗(yàn)證和調(diào)試所花費(fèi)的時(shí)間約占總設(shè)計(jì)工期的70% 。為了縮短驗(yàn)證所花費(fèi)的時(shí)間 周期，在傳統(tǒng)的仿真驗(yàn)證的基礎(chǔ)上，涌現(xiàn)了許多新的驗(yàn)證手段，如斷言驗(yàn)證、 覆蓋率驅(qū)動(dòng)的驗(yàn)證，以及廣泛應(yīng)用的基于FPGA (Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)的原型驗(yàn)證技術(shù)。FPGA原型驗(yàn)證是芯片在流片 (tape-out)前最重要的驗(yàn)證過程。和仿真軟件相比，F(xiàn)PGA的硬件特性可以讓 設(shè)計(jì)運(yùn)行在較高的頻率上，可加速仿真。另一方面，可以在ASIC芯片設(shè)計(jì)前 期并行設(shè)計(jì)外圍電路及應(yīng)用軟件，縮短了芯片驗(yàn)證周期。
但是FPGA本身與ASIC有很多不同之處。最主要的不同就是關(guān)于時(shí)鐘的 不同。在ASIC的電路設(shè)計(jì)中，自動(dòng)布局布線工具使用動(dòng)態(tài)搭建時(shí)鐘緩沖器樹 的方法來解決時(shí)鐘偏差問題，其基本思想就是控制時(shí)鐘源與寄存器之間的門延 時(shí)與線路延時(shí)。如果同時(shí)鐘域內(nèi)所有寄存器的時(shí)鐘端與時(shí)鐘源之間的路徑，包 含大體相同的時(shí)鐘緩沖器個(gè)數(shù)與連線長度，就可以近似地認(rèn)為時(shí)鐘信號(hào)從時(shí)鐘 源到各寄存器時(shí)鐘端的延時(shí)是相等的，因此寄存器間的時(shí)鐘偏差可以忽略不 計(jì)。
而由于FPGA的生產(chǎn)工藝，在出廠之前，F(xiàn)PGA內(nèi)部元件之間的連線已經(jīng) 完全固定。同時(shí)，F(xiàn)PGA具有連線延時(shí)相對(duì)門延時(shí)較大的特點(diǎn)，造成FPGA并 不能通過動(dòng)態(tài)搭建時(shí)鐘緩沖器樹的方法解決時(shí)鐘偏差問題。實(shí)際上，F(xiàn)PGA的 時(shí)鐘樹結(jié)構(gòu)已經(jīng)被預(yù)先固化在芯片當(dāng)中。正因?yàn)橐陨系牟煌?，在ASIC中可以簡(jiǎn)單實(shí)現(xiàn)的門控時(shí)鐘在FPGA中需要 單獨(dú)處理。門控時(shí)鐘是減少功耗的最主要方法之一。在ASIC中門控時(shí)鐘通常 采用如圖l所示的電路來實(shí)現(xiàn)。時(shí)鐘與時(shí)鐘使能端做"與"的運(yùn)算，產(chǎn)生的信 號(hào)作為觸發(fā)器101的實(shí)際時(shí)鐘。其工作原理是，當(dāng)時(shí)鐘使能無效，則輸入觸發(fā) 器101的時(shí)鐘信號(hào)為低電平，此時(shí)觸發(fā)器101無動(dòng)態(tài)功耗，功耗固定，并且輸
入信號(hào)等于輸出信號(hào)。
現(xiàn)有的系統(tǒng)在進(jìn)行FPGA原型驗(yàn)證時(shí)多數(shù)采取以下將門控信號(hào)由時(shí)鐘端 改到數(shù)據(jù)端的多路選4奪器來實(shí)現(xiàn)。
現(xiàn)有技術(shù)的與ASIC最近似的FPGA門控時(shí)鐘解決方案如下
如圖2所示，為FPGA實(shí)現(xiàn)的門控時(shí)鐘的電路結(jié)構(gòu)圖，當(dāng)時(shí)鐘使能有效時(shí)， 觸發(fā)器201的輸入端為正常的時(shí)鐘輸入，當(dāng)時(shí)鐘使能無效時(shí)，數(shù)據(jù)輸入端為此 時(shí)的觸發(fā)器201的數(shù)據(jù)輸出。
這種多路選擇器202實(shí)現(xiàn)的門控時(shí)鐘能夠滿足FPGA中時(shí)鐘樹構(gòu)建的需 求。但是，在實(shí)現(xiàn)本發(fā)明技術(shù)方案的過程中，發(fā)現(xiàn)這種結(jié)構(gòu)至少存在以下缺陷
首先，對(duì)于全芯片都進(jìn)行門控時(shí)鐘的系統(tǒng)而言，每一個(gè)觸發(fā)器都需要增加 一個(gè)多路選擇器，因此增加了很多面積的消耗。
第二，這種門控方式也與真實(shí)的ASIC有一定的區(qū)別，時(shí)鐘使能信號(hào)與時(shí) 鐘本身的相位關(guān)系無法進(jìn)行驗(yàn)證。這是因?yàn)椋跁r(shí)鐘使能信號(hào)變化的第一時(shí)刻， 其真正產(chǎn)生作用是在經(jīng)多路選擇器202和觸發(fā)器201延遲后的第二時(shí)刻，也就 是其真正鎖存的不是第一時(shí)刻的輸入信號(hào)，而是第一時(shí)刻的輸入信號(hào)經(jīng)多路選 擇器202和觸發(fā)器201后得到的第二時(shí)刻的輸出信號(hào)。
第三，由于這種結(jié)構(gòu)僅僅是功能上近似了 ASIC的門控方案，而輸入觸發(fā) 器201的實(shí)際時(shí)鐘還是在不斷的翻轉(zhuǎn)，因此在功耗上無法進(jìn)行較準(zhǔn)確的估計(jì)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種現(xiàn)場(chǎng)可編程門陣列中的門控時(shí)鐘電路，使FPGA 能夠更加真實(shí)的模擬ASIC的門控時(shí)鐘電路，解決現(xiàn)有技術(shù)模擬的ASIC的門 控時(shí)鐘電路存在的占用面積大、無法準(zhǔn)確估計(jì)功耗的技術(shù)問題。
為了實(shí)現(xiàn)上述目的， 一方面，提供了 一種現(xiàn)場(chǎng)可編程門陣列中的門控時(shí)鐘，包括
觸發(fā)器；
全局時(shí)鐘緩存多路選擇器，輸出端連接所述觸發(fā)器的時(shí)鐘輸入端，用于 在時(shí)鐘使能信號(hào)為有效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為時(shí)鐘信號(hào)，在 所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為零。
優(yōu)選地，所述的門控時(shí)鐘，其中，所述多路選擇器的一路輸入信號(hào)為所述 時(shí)鐘信號(hào)，所述多路選擇器的控制信號(hào)為所述時(shí)鐘使能信號(hào)。
優(yōu)選地，所述的門控時(shí)鐘，其中，所述多路選擇器為兩路選擇器，并且其 中一路輸入接地。
優(yōu)選地，所述的門控時(shí)鐘，其中，所述觸發(fā)器為至少兩個(gè)，并且每個(gè)所述 觸發(fā)器的時(shí)鐘輸入端均連接所述多路選擇器的輸出端。
本發(fā)明的另一個(gè)方面，提供一種現(xiàn)場(chǎng)可編程門陣列，包括門控時(shí)鐘，所述 門控時(shí)鐘包括
至少一個(gè)觸發(fā)器；
全局時(shí)鐘緩存多路選擇器，輸出端連接所述觸發(fā)器的時(shí)鐘輸入端，用于 在時(shí)鐘使能信號(hào)為有效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為時(shí)鐘信號(hào)，在 所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為零。
優(yōu)選地，所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述多路選擇器的一路輸入信 號(hào)為所述時(shí)鐘信號(hào)，所述多路選擇器的控制信號(hào)為所述時(shí)鐘使能信號(hào)。
優(yōu)選地，所述的現(xiàn)場(chǎng)可編程門陣列，其中，所述多路選擇器為兩路選擇器， 并且其中 一路的輸入接地。
本發(fā)明的另 一個(gè)方面，提供一種在現(xiàn)場(chǎng)可編程門陣列中實(shí)現(xiàn)門控時(shí)鐘的方 法，包括
使時(shí)鐘信號(hào)和接地信號(hào)輸入到全局時(shí)鐘緩存多路選擇器的輸入端； 使時(shí)鐘使能信號(hào)輸入到所述全局時(shí)鐘緩存多路選擇器的選擇端； 在所述時(shí)鐘使能信號(hào)為有效時(shí)，使所述全局時(shí)鐘緩存多路選擇器向觸發(fā)器
的時(shí)鐘輸入端輸出所述時(shí)鐘信號(hào)；在所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述觸發(fā)
器的時(shí)鐘輸入端的輸入為零。
本發(fā)明的另一個(gè)方面，提供一種現(xiàn)場(chǎng)可編程門陣列的實(shí)現(xiàn)方法，其特征在于，包括使時(shí)鐘信號(hào)和接地信號(hào)輸入到全局時(shí)鐘緩存多路選擇器的輸入端； 使時(shí)鐘使能信號(hào)輸入到所述全局時(shí)鐘緩存多路選#^器的選擇端； 在所述時(shí)鐘使能信號(hào)為有效時(shí)，使所述全局時(shí)鐘緩存多路選擇器向至少一
個(gè)觸發(fā)器的時(shí)鐘輸入端輸出所述時(shí)鐘信號(hào)；在所述時(shí)鐘使能信號(hào)為無效時(shí)，使
所述至少一個(gè)觸發(fā)器的時(shí)鐘輸入端的輸入為零。 本發(fā)明實(shí)施例至少存在以下技術(shù)效果
1) 本發(fā)明實(shí)施例l吏用BUFGMUX構(gòu)建門控時(shí)鐘，完成對(duì)時(shí)鐘的控制，靈 活利用了 FPGA中的資源，既滿足了 FPGA內(nèi)部的時(shí)鐘樹需求，又最大程度 的滿足設(shè)計(jì)驗(yàn)證的需求。
2) 對(duì)于全芯片都進(jìn)行門控時(shí)鐘的系統(tǒng)而言，多個(gè)觸發(fā)器都連接同一個(gè) BUFGMUX,因此減少了很多面積的消耗。
3) 門控方式與真實(shí)的ASIC效果一致，時(shí)鐘使能信號(hào)與時(shí)鐘本身的相位 關(guān)系相同步，在時(shí)鐘使能信號(hào)變化的第一時(shí)刻，鎖存的是該第一時(shí)刻的輸入信
號(hào)
4) 使能信號(hào)無效的時(shí)候，輸入觸發(fā)器的實(shí)際時(shí)鐘為零，因此在功耗上能 進(jìn)行較準(zhǔn)確的估計(jì)。
5 )在效果和功能上都與實(shí)際的ASIC類似，能滿足FPGA中時(shí)鐘樹的需 求，簡(jiǎn)單實(shí)用。


圖1為現(xiàn)有ASIC中實(shí)現(xiàn)的門控時(shí)鐘的電路結(jié)構(gòu)圖； 圖2為現(xiàn)有FPGA實(shí)現(xiàn)的門控時(shí)鐘的電路結(jié)構(gòu)圖3為本發(fā)明實(shí)施例提供的使用BUFGMUX實(shí)現(xiàn)FPGA的門控時(shí)鐘的電 路結(jié)構(gòu)圖4為本發(fā)明實(shí)施例提供的用BUFGMUX構(gòu)成的門控時(shí)鐘網(wǎng)絡(luò)的結(jié)構(gòu)圖。
具體實(shí)施例方式
為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì) 具體實(shí)施例進(jìn)行詳細(xì)描述。在FPGA中有一種資源叫BUFGMUX (全局時(shí)鐘緩存多路選擇器)， BUFGMUX不是簡(jiǎn)單的時(shí)鐘緩沖器，它是一個(gè)具有低時(shí)鐘偏差、高驅(qū)動(dòng)能力 并帶有選擇端的多路選擇器。使用不同的原語對(duì)BUFGMUX進(jìn)行實(shí)例化， BUFGMUX可以構(gòu)成時(shí)鐘選擇器、時(shí)鐘門控器或者筒單的時(shí)鐘緩沖器。
考慮到FPGA有自己獨(dú)特的時(shí)鐘資源，因此本發(fā)明實(shí)施例將靈活正確的使 用這些資源，以便既滿足FPGA內(nèi)部的時(shí)鐘樹需求，又最大程度的滿足設(shè)計(jì)驗(yàn) 證的需求。
圖3為本發(fā)明實(shí)施例提供的使用BUFGMUX實(shí)現(xiàn)FPGA的門控時(shí)鐘的電 路結(jié)構(gòu)圖，如圖所示，門控時(shí)鐘包括觸發(fā)器301;由BUFGMUX實(shí)現(xiàn)的選 擇器302,輸出端連接所述觸發(fā)器的時(shí)鐘輸入端，用于在時(shí)鐘使能信號(hào)為有 效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為時(shí)鐘信號(hào)，在所述時(shí)鐘使能信號(hào)為 無效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為零。
其中，選擇器302的一路輸入信號(hào)為所述時(shí)鐘信號(hào)，選擇器302的控制信
號(hào)為所述時(shí)鐘使能信號(hào)，所述選擇器為兩路選擇器，并且其中一路輸入接地。
在FPGA中的觸發(fā)器401的時(shí)鐘端增加BUFGMUX 402作為時(shí)鐘的門控器件。 當(dāng)時(shí)鐘使能有效時(shí)，時(shí)鐘可以通過BUFGMUX進(jìn)入多個(gè)觸發(fā)器的時(shí)鐘端，當(dāng) 時(shí)鐘使能無效時(shí)，所述多個(gè)觸發(fā)器的時(shí)鐘端輸入為0,從而實(shí)現(xiàn)了門控時(shí)鐘。 由于BUFGMUX的特性，在開啟和關(guān)斷的過程中不會(huì)有短時(shí)脈沖波形干擾出現(xiàn)。
對(duì)應(yīng)以上由硬件裝置構(gòu)成的門控時(shí)鐘，本發(fā)明實(shí)施例還提供了 一種在現(xiàn)場(chǎng) 可編程門陣列中實(shí)現(xiàn)門控時(shí)鐘的方法，包括
使時(shí)鐘信號(hào)和接地信號(hào)輸入到全局時(shí)鐘緩存多路選擇器的輸入端；
使時(shí)鐘使能信號(hào)輸入到所述全局時(shí)鐘緩存多路選擇器的選擇端；
在所述時(shí)鐘使能信號(hào)為有效時(shí)，使所述全局時(shí)鐘緩存多路選擇器向觸發(fā)器
的時(shí)鐘輸入端輸出所述時(shí)鐘信號(hào)；在所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述觸發(fā)
器的時(shí)鐘輸入端的輸入為零。
由上可知，本發(fā)明實(shí)施例具有以下優(yōu)勢(shì)
l)本發(fā)明實(shí)施例使用BUFGMUX構(gòu)建門控時(shí)鐘，完成對(duì)時(shí)鐘的控制，靈活利用了 FPGA中的資源，既滿足了 FPGA內(nèi)部的時(shí)鐘樹需求，又最大程度 的滿足設(shè)計(jì)驗(yàn)證的需求。
2) 對(duì)于全芯片都進(jìn)行門控時(shí)鐘的系統(tǒng)而言，多個(gè)觸發(fā)器都連接同 一個(gè) BUFGMUX,因此減少了很多面積的消耗。
3) 門控方式與真實(shí)的ASIC效果一致，時(shí)鐘使能信號(hào)與時(shí)鐘本身的相位 關(guān)系相同步，在時(shí)鐘使能信號(hào)變化的第一時(shí)刻，鎖存的是該第一時(shí)刻的輸入信
4) 使能信號(hào)無效的時(shí)候，輸入觸發(fā)器的實(shí)際時(shí)鐘為零，因此在功耗上能 進(jìn)行較準(zhǔn)確的估計(jì)。
5 )在效果和功能上都與實(shí)際的ASIC類似，能滿足FPGA中時(shí)鐘樹的需 求，簡(jiǎn)單實(shí)用。
以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通 技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若千改進(jìn)和潤飾， 這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種現(xiàn)場(chǎng)可編程門陣列中的門控時(shí)鐘，其特征在于，包括觸發(fā)器；全局時(shí)鐘緩存多路選擇器，輸出端連接所述觸發(fā)器的時(shí)鐘輸入端，用于在時(shí)鐘使能信號(hào)為有效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為時(shí)鐘信號(hào)，在所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為零。
2. 根據(jù)權(quán)利要求1所述的門控時(shí)鐘，其特征在于，所述多路選擇器的一 路輸入信號(hào)為所述時(shí)鐘信號(hào)，所述多路選擇器的控制信號(hào)為所述時(shí)鐘使能信
3. 根據(jù)權(quán)利要求1所述的門控時(shí)鐘，其特征在于，所述多路選擇器為兩 路選擇器，并且其中一路輸入接地。
4. 根據(jù)權(quán)利要求l、 2或3所述的門控時(shí)鐘，其特征在于，所述觸發(fā)器為至少兩個(gè)，并且每個(gè)所述觸發(fā)器的時(shí)鐘輸入端均連接所述多路選擇器的輸出二山>而。
5. —種現(xiàn)場(chǎng)可編程門陣列，其特征在于，包括門控時(shí)鐘，所述門控時(shí)鐘 包括至少一個(gè)觸發(fā)器；全局時(shí)鐘緩存多路選擇器，輸出端連接所述觸發(fā)器的時(shí)鐘輸入端，用于 在時(shí)鐘使能信號(hào)為有效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為時(shí)鐘信號(hào)，在 所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為零。
6. 根據(jù)權(quán)利要求5所述的現(xiàn)場(chǎng)可編程門陣列，其特征在于，所述多路選 擇器的一路輸入信號(hào)為所述時(shí)鐘信號(hào)，所述多路選擇器的控制信號(hào)為所述時(shí)鐘 使能信號(hào)。
7. 根據(jù)權(quán)利要求5所述的現(xiàn)場(chǎng)可編程門陣列，其特征在于，所述多路選 擇器為兩路選擇器，并且其中一路的輸入接地。
8. —種在現(xiàn)場(chǎng)可編程門陣列中實(shí)現(xiàn)門控時(shí)鐘的方法，其特征在于，包括 使時(shí)鐘信號(hào)和接地信號(hào)輸入到全局時(shí)鐘緩存多路選擇器的輸入端； 使時(shí)鐘使能信號(hào)輸入到所述全局時(shí)鐘緩存多路選擇器的選擇端；在所述時(shí)鐘使能信號(hào)為有效時(shí)，使所述全局時(shí)鐘緩存多路選擇器向觸發(fā)器的時(shí)鐘輸入端輸出所述時(shí)鐘信號(hào)；在所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為零。
9. 一種現(xiàn)場(chǎng)可編程門陣列的實(shí)現(xiàn)方法，其特征在于，包括 使時(shí)鐘信號(hào)和接地信號(hào)輸入到全局時(shí)鐘緩存多路選#^器的輸入端； 使時(shí)鐘使能信號(hào)輸入到所述全局時(shí)鐘緩存多路選擇器的選擇端； 在所述時(shí)鐘使能信號(hào)為有效時(shí)，使所述全局時(shí)鐘緩存多路選擇器向至少一個(gè)觸發(fā)器'的時(shí)鐘輸入端輸出所述時(shí)鐘信號(hào)；在所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述至少一個(gè)觸發(fā)器的時(shí)鐘輸入端的輸入為零。
全文摘要
本發(fā)明提供一種現(xiàn)場(chǎng)可編程門陣列中的門控時(shí)鐘及其實(shí)現(xiàn)方法，門控時(shí)鐘包括觸發(fā)器；全局時(shí)鐘緩存多路選擇器，輸出端連接所述觸發(fā)器的時(shí)鐘輸入端，用于在時(shí)鐘使能信號(hào)為有效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為時(shí)鐘信號(hào)，在所述時(shí)鐘使能信號(hào)為無效時(shí)，使所述觸發(fā)器的時(shí)鐘輸入端的輸入為零。本發(fā)明中多個(gè)觸發(fā)器都連接同一個(gè)BUFGMUX，因此減少了很多面積的消耗，門控方式與真實(shí)的ASIC效果一致，時(shí)鐘使能信號(hào)與時(shí)鐘本身的相位關(guān)系相同步，使能信號(hào)無效的時(shí)候，輸入觸發(fā)器的實(shí)際時(shí)鐘為零，因此在功耗上能進(jìn)行較準(zhǔn)確的估計(jì)，能滿足FPGA中時(shí)鐘樹的需求，簡(jiǎn)單實(shí)用。
文檔編號(hào)G06F17/50GK101303711SQ200810116469
公開日2008年11月12日 申請(qǐng)日期2008年7月10日 優(yōu)先權(quán)日2008年7月10日
發(fā)明者楊 鄒 申請(qǐng)人:北京中星微電子有限公司