專利名稱：一種處理器及其降頻裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及處理器技術(shù)領(lǐng)域，特別是涉及處理器及其低功耗技術(shù)領(lǐng)域，更 具體地說，本發(fā)明涉及一種處理器及其降頻裝置和方法，其在處理器中支持動(dòng) 態(tài)降低時(shí)鐘頻率的技術(shù)。
背景技術(shù)：
在處理器芯片的設(shè)計(jì)中，功耗已經(jīng)成為繼處理器性能之外的另一個(gè)重要的 技術(shù)指標(biāo)，無論是在通用處理器領(lǐng)域還是在嵌入式處理器領(lǐng)域，低功耗的處理 器設(shè)計(jì)都有著廣泛的需求和應(yīng)用空間。
由于處理器功耗跟處理器的時(shí)鐘頻率成正比關(guān)系，因此，在處理器運(yùn)行過 程中根據(jù)運(yùn)行程序的需要，動(dòng)態(tài)地改變處理器的頻率已經(jīng)成為降低處理器功耗 的一個(gè)有效手段。
在現(xiàn)有技術(shù)中，處理器通過接收一個(gè)低頻率的外部時(shí)鐘，然后把該時(shí)鐘通
過處理器內(nèi)部的一個(gè)鎖相環(huán)(Phase Locked Loop， PPL)進(jìn)行倍頻后產(chǎn)生高頻 時(shí)鐘來作為處理器核的內(nèi)部工作時(shí)鐘。基于上述特點(diǎn)，現(xiàn)有的處理器的時(shí)鐘變 頻方法一般是通過改變鎖相環(huán)的倍頻系數(shù)，從而達(dá)到改變處理器內(nèi)部時(shí)鐘變頻 的效果。
但這種方法的缺點(diǎn)在于，由于需要改變鎖相環(huán)的工作特性，而鎖相環(huán)本身 是一個(gè)模擬電路，在鎖相環(huán)進(jìn)行倍頻系數(shù)改變的時(shí)候，鎖相環(huán)不能輸出一個(gè)穩(wěn) 定的時(shí)鐘，因此在時(shí)鐘變頻時(shí)處理器不能正常工作，需要暫停一段時(shí)間，從而 影響處理器的工作效率。
申請(qǐng)?zhí)?00410004593.5的中國(guó)發(fā)明專利申請(qǐng)公開了一種片上系統(tǒng)(System on a Chip, SOC)架構(gòu)下的處理器核動(dòng)態(tài)變頻裝置和方法，該變頻裝置包括處 理器核和為處理器核提供時(shí)鐘信號(hào)的主鎖相環(huán)和輔助鎖相環(huán)，用于存儲(chǔ)變頻系 數(shù)的變頻寄存器與主鎖相環(huán)連接，時(shí)鐘切換電路切換主鎖相環(huán)和輔助鎖相環(huán)輸 出的時(shí)鐘信號(hào)，并將主鎖相環(huán)和輔助鎖相環(huán)輸出的時(shí)鐘信號(hào)中的一個(gè)提供給處
理器核。時(shí)鐘切換電路包括一變頻標(biāo)記輸入端，該輸入端接收變頻標(biāo)記信號(hào)。 采用該發(fā)明的變頻裝置和方法可以實(shí)現(xiàn)處理器核的動(dòng)態(tài)變頻，根據(jù)變頻寄存器 中不同的變頻系數(shù)，該變頻裝置可以為處理器核提供多種頻率的時(shí)鐘總線，并 且實(shí)現(xiàn)動(dòng)態(tài)切換，以供系統(tǒng)在不同的負(fù)載下使用，達(dá)到系統(tǒng)合理利用功耗、節(jié) 省電能的目的。
但是這種工作方法需要保證處理器內(nèi)部有兩個(gè)鎖相環(huán)可以用，代價(jià)比較高。
現(xiàn)有技術(shù)中，還有一些方法，是通過采用傳統(tǒng)的時(shí)鐘分頻電路來實(shí)現(xiàn)處理 器的降頻模式，其優(yōu)點(diǎn)是時(shí)鐘降頻不需要通過鎖相環(huán)，而只需通過簡(jiǎn)單的數(shù)字 電路即可實(shí)現(xiàn)。
但它的缺點(diǎn)是，只能輸出原時(shí)鐘頻率的偶數(shù)倍分頻的時(shí)鐘，即降頻后時(shí)鐘
頻率只能是原時(shí)鐘頻率的1/2， 1/4， 1/6， 1/8等，因此降頻的間隔粒度太大， 從而影響了降頻的效果。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種處理器及其降頻裝置和方法，其能夠在處理器 運(yùn)行過程中動(dòng)態(tài)地改變處理器核的運(yùn)行速度，從而降低處理器的平均運(yùn)行功 耗。
為實(shí)現(xiàn)本發(fā)明目的而提供的一種處理器，包括一降頻裝置，該降頻裝置包 括一狀態(tài)轉(zhuǎn)換機(jī)， 一多路選擇器， 一降頻系數(shù)寄存器，以及一時(shí)鐘門控電路單 元；
所述狀態(tài)轉(zhuǎn)換機(jī)的輸出端連接到多路選擇器的數(shù)據(jù)輸入端； 所述降頻系數(shù)寄存器用于保存處理器當(dāng)前的降頻系數(shù)，其輸出端連接到多
路選擇器的選擇輸入端；
所述時(shí)鐘門控電路單元一方面接收原始時(shí)鐘作為它的時(shí)鐘輸入端，另一方
面接收多路選擇器的輸出作為它的門控使能端，對(duì)原始時(shí)鐘進(jìn)行控制。 所述狀態(tài)轉(zhuǎn)換機(jī)可以包括一多位的寄存器以及相應(yīng)的狀態(tài)轉(zhuǎn)換邏輯。 所述多位寄存器的每位寄存器分別獨(dú)立對(duì)應(yīng)一種降頻系數(shù)。 所述時(shí)鐘門控電路單元可以包括一個(gè)兩輸入的與門。
所述門控時(shí)鐘電路單元也還可以包括一時(shí)鐘下降沿采樣的鎖存器或寄存
器。
為實(shí)現(xiàn)本發(fā)明目的還提供一種降頻裝置，所述降頻裝置包括一狀態(tài)轉(zhuǎn)換 機(jī)， 一多路選擇器， 一降頻系數(shù)寄存器，以及一時(shí)鐘門控電路單元；
所述狀態(tài)轉(zhuǎn)換機(jī)的輸出端連接到多路選擇器的數(shù)據(jù)輸入端；
所述降頻系數(shù)寄存器用于保存處理器當(dāng)前的降頻系數(shù)，其輸出端連接到多 路選擇器的選擇輸入端；
所述時(shí)鐘門控電路單元一方面接收原始時(shí)鐘作為它的時(shí)鐘輸入端，另一方 面接收多路選擇器的輸出作為它的門控使能端，對(duì)原始時(shí)鐘進(jìn)行控制。
所述狀態(tài)轉(zhuǎn)換機(jī)可以包括一多位的寄存器，每位寄存器分別獨(dú)立對(duì)應(yīng)一種 降頻系數(shù)。
所述門控時(shí)鐘電路單元可以包括負(fù)沿鎖存器和兩輸入的與門。 為實(shí)現(xiàn)本發(fā)明目的還提供一種處理器的動(dòng)態(tài)降頻方法，包括下列步驟 步驟A，當(dāng)系統(tǒng)或用戶向處理器發(fā)送新的降頻指令，處理器接收并執(zhí)行降
頻指令時(shí)，處理器根據(jù)降頻指令中指定的降頻系數(shù)改寫降頻系數(shù)寄存器，降頻
系數(shù)寄存器中的值發(fā)生變化；
步驟B，處理器接收到降頻系數(shù)寄存器中保存的新值后，改變多路選擇器
以及門控時(shí)鐘單元的邏輯，按照新的降頻系數(shù)對(duì)輸出時(shí)鐘進(jìn)行改變。
所述的處理器的動(dòng)態(tài)降頻方法，所述步驟A之前還包括下列步驟 處理器工作在一時(shí)鐘頻率；該時(shí)鐘頻率是原始時(shí)鐘頻率，或者是降頻后的
時(shí)鐘頻率。
所述步驟B之后還包括下列步驟
處理器接收到新的降頻時(shí)鐘，以新的時(shí)鐘頻率繼續(xù)工作。 所述步驟B可以包括下列步驟
步驟B1，當(dāng)降頻系數(shù)寄存器的值發(fā)生改變后，根據(jù)狀態(tài)轉(zhuǎn)換機(jī)輸出的狀 態(tài)和降頻系數(shù)寄存器的值，改變降頻裝置中多路選擇器的輸出值，輸出到時(shí)鐘 門控電路單元，時(shí)鐘門控電路單元根據(jù)新的門控信號(hào)輸出新的時(shí)鐘頻率；
步驟B2，多路選擇器產(chǎn)生新的輸出值，以該輸出值為新的門控信號(hào)傳送 給門控時(shí)鐘電路單元的門控端，時(shí)鐘門控電路單元根據(jù)新的門控信號(hào)輸出新的 時(shí)鐘頻率。
本發(fā)明的有益效果是本發(fā)明的處理器及其降頻裝置和方法，可以實(shí)現(xiàn)處 理器核的動(dòng)態(tài)降頻，根據(jù)降頻處理器中不同的降頻系數(shù)，該降頻裝置可以為處 理器核提供多種頻率的工作時(shí)鐘，并且任意兩個(gè)頻率的時(shí)鐘間可以自由地動(dòng)態(tài) 實(shí)時(shí)切換，以供系統(tǒng)根據(jù)不同的任務(wù)負(fù)載進(jìn)行時(shí)鐘頻率調(diào)節(jié)，達(dá)到合理利用處 理器功耗，節(jié)省電能的目的。


圖1是本發(fā)明的處理器的降頻裝置圖2是本發(fā)明的處理器動(dòng)態(tài)降頻方法的工作流程圖3是本發(fā)明降頻裝置中的狀態(tài)機(jī)轉(zhuǎn)換圖4是降頻系數(shù)為6/8時(shí)本發(fā)明降頻裝置中的門控時(shí)鐘的波形圖； 圖5是不同降頻系數(shù)下的時(shí)鐘輸出波形圖。
具體實(shí)施例方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí) 施例，對(duì)本發(fā)明的一種處理器及其降頻裝置和方法進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng) 理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
本發(fā)明的處理器及其降頻裝置和方法，通過對(duì)處理器的原始生成時(shí)鐘進(jìn)行 控制，使得處理器能夠以相對(duì)于原始時(shí)鐘較低的時(shí)鐘頻率進(jìn)行運(yùn)行。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種處理器，其包括一降頻裝置，如圖l
所示的，該降頻裝置包括一狀態(tài)轉(zhuǎn)換機(jī)11， 一多路選擇器12， 一降頻系數(shù)寄
存器13，以及一時(shí)鐘門控電路單元，其中
狀態(tài)轉(zhuǎn)換機(jī)11包括一多位的寄存器以及相應(yīng)的狀態(tài)轉(zhuǎn)換邏輯，狀態(tài)轉(zhuǎn)換 機(jī)11的輸出端連接到多路選擇器12的數(shù)據(jù)輸入端；
較佳地，該狀態(tài)轉(zhuǎn)換機(jī)11包括一9位的寄存器，每位寄存器分別獨(dú)立對(duì) 應(yīng)一種降頻系數(shù)。
降頻系數(shù)寄存器13用于保存處理器當(dāng)前的降頻系數(shù)，它的輸出連接到多 路選擇器12的選擇輸入端。
即多路選擇器12的數(shù)據(jù)輸入端連接降頻裝置的狀態(tài)轉(zhuǎn)換機(jī)11的輸出端， 而其選擇輸入端連接降頻系數(shù)寄存器13的輸出端。
時(shí)鐘門控電路單元包括一時(shí)鐘下降沿采樣的鎖存器或寄存器，以及一個(gè)兩 輸入的與門，該單元一方面接收原始時(shí)鐘(降頻前時(shí)鐘)作為它的時(shí)鐘輸入端， 另一方面接收多路選擇器12的輸出作為它的門控使能端，以對(duì)原始時(shí)鐘進(jìn)行 控制，而該單元的輸出即為降頻后的時(shí)鐘。
較佳地，該門控時(shí)鐘電路單元包括負(fù)沿鎖存器14和兩輸入的與門15。
所述門控時(shí)鐘電路單元為集成電路設(shè)計(jì)領(lǐng)域中一典型的門控時(shí)鐘電路，其
中負(fù)沿鎖存器14的作用在于避免門控信號(hào)直接傳給其后的與門，從而可能生
成時(shí)鐘毛刺。
處理器中的降頻裝置，工作時(shí)通過改變降頻系數(shù)寄存器13的值，進(jìn)而影 響到該裝置的時(shí)鐘輸出，從而完成對(duì)原始時(shí)鐘的降IS功能。
本發(fā)明的降頻裝置，處理器首先通過現(xiàn)有技術(shù)的方法把外部的時(shí)鐘輸入送 給鎖相環(huán)16，進(jìn)行倍頻后產(chǎn)生一個(gè)內(nèi)部時(shí)鐘PLL—CLK，該時(shí)鐘即為變頻前的 原始時(shí)鐘，該時(shí)鐘通過輸入到本發(fā)明中的降頻裝置，由降頻裝置來對(duì)該時(shí)鐘進(jìn) 行控制和處理，從而輸出降頻后的時(shí)鐘。
所述處理器可以是通用處理器、嵌入式處理器以及片上系統(tǒng)(System on a Chip, SOC)。
本發(fā)明還提供一種處理器的動(dòng)態(tài)降頻方法。如圖2所示，并結(jié)合圖3、圖 4、圖5對(duì)本發(fā)明的動(dòng)態(tài)降頻工作過程進(jìn)行詳細(xì)描述，該方法包括下列步驟
步驟S100，處理器工作在一時(shí)鐘頻率；
該時(shí)鐘頻率可以是原始時(shí)鐘頻率，也可以是降頻后的時(shí)鐘頻率。
一般地，處理器核運(yùn)行于由鎖相環(huán)16提供的原始時(shí)鐘頻率中，或者也可 以是一個(gè)己經(jīng)通過降頻裝置進(jìn)行降頻后的時(shí)鐘頻中。
步驟S200，當(dāng)系統(tǒng)或用戶向處理發(fā)送新的降頻指令，處理器接收并執(zhí)行 降頻指令時(shí)，處理器的降頻裝置根據(jù)降頻指令中指定的降頻系數(shù)改寫降頻系數(shù) 寄存器13，降頻系數(shù)寄存器13中的值發(fā)生變化；
當(dāng)系統(tǒng)或用戶向處理器發(fā)送新的降頻指令，則處理器將接收到一條新的降 頻指令，并且開始執(zhí)行。所述發(fā)送降頻指令，以及處理器接收指令為現(xiàn)有技術(shù)， 因而在本發(fā)明中不再一一詳細(xì)描述。
處理器執(zhí)行該降頻指令，根據(jù)指令中指定的降頻系數(shù)改寫降頻系數(shù)寄存器
13的值。
作為一種可實(shí)施的方式，在本發(fā)明實(shí)施例中，該降頻系數(shù)寄存器13保存
的降頻系數(shù)用4位的二進(jìn)制碼來表示，其中，0000表示處理器以原始時(shí)鐘的 0/8倍速運(yùn)行，即無時(shí)鐘，處理器進(jìn)行休眠；0001表示以原始時(shí)鐘的1/8倍速 運(yùn)行；0010表示以原始時(shí)鐘的2/8倍速運(yùn)行；以此類推，0111表示以原始時(shí) 鐘的7/8倍速運(yùn)行；IOOO則表示處理器以全速運(yùn)行，即原始時(shí)鐘，不降頻運(yùn)行。
步驟S300，處理器的降頻裝置接收到降頻系數(shù)寄存器13中保存的新值， 改變多路選擇器12以及門控時(shí)鐘單元的邏輯，按照新的降頻系數(shù)對(duì)輸出時(shí)鐘 進(jìn)行改變；
所述步驟S300具體包括下列步驟
步驟S310，當(dāng)降頻系數(shù)寄存器13的值發(fā)生改變后，根據(jù)狀態(tài)轉(zhuǎn)換機(jī)U 輸出的狀態(tài)和降頻系數(shù)寄存器13的值，改變降頻裝置中多路選擇器12的輸出 值，輸出到時(shí)鐘門控電路單元，時(shí)鐘門控電路單元根據(jù)新的門控信號(hào)輸出新的 時(shí)鐘頻率；
從圖1中可以看到，降頻系數(shù)寄存器13的輸出連接的是多路選擇器12 的選擇端，而多路選擇器12的數(shù)據(jù)輸入端則連接降頻裝置的具有9位寄存器 的狀態(tài)轉(zhuǎn)換機(jī)ll。
如圖3所示，為狀態(tài)轉(zhuǎn)換機(jī)ll的狀態(tài)轉(zhuǎn)換圖。根據(jù)圖3可以發(fā)現(xiàn)，狀態(tài) 轉(zhuǎn)換機(jī)11一共具有8種不同的狀態(tài)，即每8個(gè)原始時(shí)鐘周期，該狀態(tài)轉(zhuǎn)換機(jī) ll就會(huì)經(jīng)過一個(gè)輪回，在一個(gè)輪回當(dāng)中，第0位寄存器的值出現(xiàn)0次1，第l 位寄存器械的值出現(xiàn)1次1，以此類推，第7位寄存器的值出現(xiàn)7次1，第8 位寄存器的值出現(xiàn)8次1。
步驟S320，多路選擇器12產(chǎn)生新的輸出值，以該輸出值為新的門控信號(hào) 傳送給門控時(shí)鐘電路單元的門控端，時(shí)鐘門控電路單元根據(jù)新的門控信號(hào)輸出 新的時(shí)鐘頻率。
從圖1中可以看到，門控時(shí)鐘電路單元的門控端連接的即是多路選擇器 12的輸出。
如圖4所示，為當(dāng)降頻系數(shù)為6/8時(shí)門控時(shí)鐘電路單元的工作波形圖。從 圖4中可以看出，在8個(gè)原始時(shí)鐘周期內(nèi)，門控信號(hào)出現(xiàn)了6次1， 0次0， 因此和原始時(shí)鐘相與之后，產(chǎn)生的時(shí)鐘由8個(gè)時(shí)鐘周期變成了 6個(gè)時(shí)鐘周期。
步驟S400，處理器核接收到新的降頻時(shí)鐘，以新的時(shí)鐘頻率繼續(xù)工作。 降頻裝置中的門控時(shí)鐘被新的門控信號(hào)所控制，因此處理器的時(shí)鐘頻率平 穩(wěn)地完成了切換，處理器開始運(yùn)行于新的時(shí)鐘頻率下。
如圖5所示，為不同降頻系數(shù)下所對(duì)應(yīng)的時(shí)鐘輸出波形圖。從圖5中可以 看出，在i/8的降頻系數(shù)下，在每8個(gè)原始時(shí)鐘周期的時(shí)間內(nèi)，新的降頻時(shí)鐘 中只輸出了i個(gè)時(shí)鐘上升沿，因此相當(dāng)于時(shí)鐘頻率變?yōu)樵嫉膇/8，處理器的平 均運(yùn)行速率也由此變?yōu)樵瓉淼膇/8，而根據(jù)處理器功耗跟處理器頻率成簡(jiǎn)單正 比的關(guān)系，處理器功能也由此變?yōu)樵瓉淼膇/8。
在該動(dòng)態(tài)降頻過程中，處理器可以從一個(gè)原先的降頻時(shí)鐘切換到任意一個(gè) 新的降頻時(shí)鐘。
該降頻時(shí)鐘的含義都是以相對(duì)于處理器的原始時(shí)鐘頻率而言的，而不是指 處理器降頻后的時(shí)鐘一定比上一個(gè)工作狀態(tài)下的時(shí)鐘頻率低，因?yàn)樯弦淮喂ぷ?狀態(tài)的時(shí)鐘可能已經(jīng)是降頻后時(shí)鐘，只是兩次的降頻系數(shù)不同而已。
本發(fā)明的處理器，通過降頻裝置，接收原始時(shí)鐘并實(shí)時(shí)讀取降頻系數(shù)寄存 器的值，通過對(duì)原始時(shí)鐘進(jìn)行門控處理，從而完成對(duì)原始時(shí)鐘的降頻功能。采 用本發(fā)明的處理器時(shí)鐘降頻裝置和方法可以以簡(jiǎn)單的數(shù)字邏輯電路和很小的 代價(jià)實(shí)現(xiàn)處理器核的動(dòng)態(tài)降頻功能，并且降頻效果具有間隔粒度小，實(shí)時(shí)性高 的特點(diǎn)，從而非常適合在各種通用處理器、嵌入式處理器以及SOC中進(jìn)行應(yīng) 用，達(dá)到降低處理器平均運(yùn)行功耗，節(jié)省電能的目的。
本發(fā)明的處理器及其降頻裝置和方法，能夠克服現(xiàn)有技術(shù)中已有的處理器 時(shí)鐘降頻方法的缺陷，并且簡(jiǎn)單易用，使處理器能夠根據(jù)任務(wù)負(fù)載情況動(dòng)態(tài)地， 并且高效地對(duì)處理器的運(yùn)行頻率進(jìn)行控制，從而達(dá)到降低處理器功耗的效果。 而且，本發(fā)明的處理器及其降頻裝置，實(shí)現(xiàn)簡(jiǎn)單，對(duì)時(shí)鐘的降頻控制只需采用 一般的數(shù)字邏輯電路即可完成，簡(jiǎn)單易用
通過以上結(jié)合附圖對(duì)本發(fā)明具體實(shí)施例的描述，本發(fā)明的其它方面及特征 對(duì)本領(lǐng)域的技術(shù)人員而言是顯而易見的。
以上對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了描述和說明，這些實(shí)施例應(yīng)被認(rèn)為其只 是示例性的，并不用于對(duì)本發(fā)明進(jìn)行限制，本發(fā)明應(yīng)根據(jù)所附的權(quán)利要求進(jìn)行 解釋。
權(quán)利要求
1、一種處理器，其特征在于，包括一降頻裝置，該降頻裝置包括一狀態(tài)轉(zhuǎn)換機(jī)，一多路選擇器，一降頻系數(shù)寄存器，以及一時(shí)鐘門控電路單元；所述狀態(tài)轉(zhuǎn)換機(jī)的輸出端連接到多路選擇器的數(shù)據(jù)輸入端；所述降頻系數(shù)寄存器用于保存處理器當(dāng)前的降頻系數(shù)，其輸出端連接到多路選擇器的選擇輸入端；所述時(shí)鐘門控電路單元一方面接收原始時(shí)鐘作為它的時(shí)鐘輸入端，另一方面接收多路選擇器的輸出作為它的門控使能端，對(duì)原始時(shí)鐘進(jìn)行控制。
2、 根據(jù)權(quán)利要求1所述的處理器，其特征在于，所述狀態(tài)轉(zhuǎn)換機(jī)包括一 多位的寄存器以及相應(yīng)的狀態(tài)轉(zhuǎn)換邏輯。
3、 根據(jù)權(quán)利要求2所述的處理器，其特征在于，所述多位寄存器的每位 寄存器分別獨(dú)立對(duì)應(yīng)一種降頻系數(shù)。
4、 根據(jù)權(quán)利要求1所述的處理器，其特征在于，所述時(shí)鐘門控電路單元 包括一個(gè)兩輸入的與門。
5、 根據(jù)權(quán)利要求4所述的處理器，其特征在于，所述門控時(shí)鐘電路單元 還包括一時(shí)鐘下降沿采樣的鎖存器或寄存器。
6、 一種降頻裝置，其特征在于，所述降頻裝置包括一狀態(tài)轉(zhuǎn)換機(jī)， 一多 路選擇器， 一降頻系數(shù)寄存器，以及一時(shí)鐘門控電路單元；所述狀態(tài)轉(zhuǎn)換機(jī)的輸出端連接到多路選擇器的數(shù)據(jù)輸入端； 所述降頻系數(shù)寄存器用于保存處理器當(dāng)前的降頻系數(shù)，其輸出端連接到多路選擇器的選擇輸入端；所述時(shí)鐘門控電路單元一方面接收原始時(shí)鐘作為它的時(shí)鐘輸入端，另一方面接收多路選擇器的輸出作為它的門控使能端，對(duì)原始時(shí)鐘進(jìn)行控制。
7、 根據(jù)權(quán)利要求6所述的降頻裝置，其特征在于，所述狀態(tài)轉(zhuǎn)換機(jī)包括 一多位的寄存器，每位寄存器分別獨(dú)立對(duì)應(yīng)一種降頻系數(shù)。
8、 根據(jù)權(quán)利要求6所述的降頻裝置，其特征在于，所述門控時(shí)鐘電路單 元包括負(fù)沿鎖存器和兩輸入的與門。
9、 一種處理器的動(dòng)態(tài)降頻方法，其特征在于，包括下列步驟步驟A，當(dāng)系統(tǒng)或用戶向處理器發(fā)送新的降頻指令，處理器接收并執(zhí)行降頻指令時(shí)，處理器根據(jù)降頻指令中指定的降頻系數(shù)改寫降頻系數(shù)寄存器，降頻 系數(shù)寄存器中的值發(fā)生變化；步驟B，處理器接收到降頻系數(shù)寄存器中保存的新值后，改變多路選擇器 以及門控時(shí)鐘單元的邏輯，按照新的降頻系數(shù)對(duì)輸出時(shí)鐘進(jìn)fi^改變。
10、 根據(jù)權(quán)利要求9所述的處理器的動(dòng)態(tài)降頻方法，其^ff征在于，所述步驟A之前還包括下列步驟處理器工作在一時(shí)鐘頻率；該時(shí)鐘頻率是原始時(shí)鐘頻率，或者是降頻后的 時(shí)鐘頻率。
11、 根據(jù)權(quán)利要求9所述的處理器的動(dòng)態(tài)降頻方法，其特征在于，所述步 驟B之后還包括下列步驟處理器接收到新的降頻時(shí)鐘，以新的時(shí)鐘頻率繼續(xù)工作。
12、 根據(jù)權(quán)利要求9至11任一項(xiàng)所述的處理器的動(dòng)態(tài)降頻方法，其特征在于，所述步驟B包括下列步驟步驟B1，當(dāng)降頻系數(shù)寄存器的值發(fā)生改變后，根據(jù)狀態(tài)轉(zhuǎn)換機(jī)輸出的狀態(tài)和降頻系數(shù)寄存器的值，改變降頻裝置中多路選擇器的輸出值，輸出到時(shí)鐘門控電路單元，時(shí)鐘門控電路單元根據(jù)新的門控信號(hào)輸出新的時(shí)鐘頻率；步驟B2，多路選擇器產(chǎn)生新的輸出值，以該輸出值為新的門控信號(hào)傳送給門控時(shí)鐘電路單元的門控端，時(shí)鐘門控電路單元根據(jù)新的門控信號(hào)輸出新的 時(shí)鐘頻率。
全文摘要
本發(fā)明公開了一種處理器及其降頻裝置和方法。該降頻裝置包括一多位狀態(tài)轉(zhuǎn)換機(jī)，一多路選擇器，一降頻系數(shù)寄存器，以及一門控時(shí)鐘電路。該降頻裝置接收原始時(shí)鐘并實(shí)時(shí)讀取降頻系數(shù)寄存器的值，通過對(duì)原始時(shí)鐘進(jìn)行門控處理，從而完成對(duì)原始時(shí)鐘的降頻功能。采用本發(fā)明的處理器時(shí)鐘降頻裝置和方法可以以簡(jiǎn)單的數(shù)字邏輯電路和很小的代價(jià)實(shí)現(xiàn)處理器核的動(dòng)態(tài)降頻功能，并且降頻效果具有間隔粒度小，實(shí)時(shí)性高的特點(diǎn)，從而非常適合在各種通用處理器、嵌入式處理器以及SOC中進(jìn)行應(yīng)用，達(dá)到降低處理器平均運(yùn)行功耗，節(jié)省電能的目的。
文檔編號(hào)G06F1/32GK101101504SQ20071012037
公開日2008年1月9日 申請(qǐng)日期2007年8月16日 優(yōu)先權(quán)日2007年8月16日
發(fā)明者戈 張, 胡偉武 申請(qǐng)人:中國(guó)科學(xué)院計(jì)算技術(shù)研究所