專(zhuān)利名稱(chēng)：用于自適應(yīng)光學(xué)系統(tǒng)波前控制運(yùn)算的脈動(dòng)陣列處理電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種脈動(dòng)陣列處理電路，特別是一種適用于自適應(yīng)光學(xué)系統(tǒng)波前處理機(jī)的波前控制運(yùn)算。
背景技術(shù)：
在自適應(yīng)光學(xué)系統(tǒng)中，為了有效校正大氣湍流造成的動(dòng)態(tài)波前誤差，對(duì)波前處理機(jī)的計(jì)算能力和實(shí)時(shí)性要求非常高。通用的微型計(jì)算機(jī)已不能滿(mǎn)足要求，必須根據(jù)自適應(yīng)光學(xué)系統(tǒng)波前處理的特點(diǎn)研制專(zhuān)用的高速波前處理機(jī)。波前處理機(jī)的工作流程包括圖像處理、斜率計(jì)算、波前復(fù)原、控制運(yùn)算和D/A轉(zhuǎn)換五個(gè)模塊，其中波前控制運(yùn)算是將從復(fù)原運(yùn)算模塊輸出的波面誤差向量E，經(jīng)控制迭代運(yùn)算得到傾斜鏡、變形鏡驅(qū)動(dòng)器所需的控制電壓，計(jì)算公式為V=b0+b1z-1+b2z-2+b3z-31-a1z-1-a2z-2-a3z-3E---(1)]]>其中，b0、b1、b2、b3、a1、a2、a3是系統(tǒng)的控制參數(shù)。設(shè)m個(gè)有效子孔徑n單元自適應(yīng)光學(xué)系統(tǒng)，則V和E都是n×1的向量。若e表示波前誤差向量E的一個(gè)分量，v是所得控制電壓V的一個(gè)分量，則單路控制電壓的時(shí)域計(jì)算公式為vik=b0eik+b1eik-1+b2eik-2+b3eik-3+a1vik-1+a2vik-2+a3vik-3---(2)]]>其中eik為第k幀第i路的誤差值，vik為第k幀第i路電壓值(1≤i≤n)。可見(jiàn)控制運(yùn)算是個(gè)迭代運(yùn)算，不但和當(dāng)前幀的數(shù)據(jù)有關(guān)，還與其前兩幀的數(shù)據(jù)和計(jì)算結(jié)果有關(guān)。
這種n路的迭代運(yùn)算可以由多個(gè)處理器(DSP)的多處理器系統(tǒng)來(lái)并行執(zhí)行，例如在1998年九月發(fā)表在《光電工程》的一篇論文，題為《幀頻2900Hz的高速波前處理機(jī)》，王春鴻著。其中使用了4片TMS320C31用于并行的控制迭代運(yùn)算。由于每片DSP都需要大量的控制電路，造成裝置集成度不高，不易于大規(guī)模集成化；且該方法基本上為由軟件進(jìn)行的運(yùn)算，因此高速化上有限制；另外計(jì)算只能在一幀數(shù)據(jù)的復(fù)原運(yùn)算結(jié)束后開(kāi)始，即復(fù)原運(yùn)算和控制運(yùn)算串行進(jìn)行，因此計(jì)算延時(shí)較大。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問(wèn)題克服現(xiàn)有技術(shù)的不足，提供一種計(jì)算延時(shí)小、集成度高、運(yùn)算速度快的實(shí)現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前處理機(jī)波前控制運(yùn)算的脈動(dòng)陣列處理電路。
本發(fā)明的技術(shù)解決方案用于自適應(yīng)光學(xué)系統(tǒng)波前控制運(yùn)算的脈動(dòng)陣列處理電路，其特點(diǎn)在于它由7個(gè)乘累加處理單元PE1-PE7、1個(gè)加法處理單元PE8、12個(gè)移位寄存器M1-M12組成，4個(gè)乘累加處理單元PE1-PE4線(xiàn)性排列組成卷積運(yùn)算部，陣列中存在兩條相向數(shù)據(jù)流，每一幀的誤差向量E的各分量順序從第一乘累加處理單元PE1流入陣列，經(jīng)過(guò)第二乘累加處理單元PE2、第三乘累加處理單元PE3和第四乘累加處理單元PE4運(yùn)算后流出陣列，卷積結(jié)果以初值0從第四乘累加處理單元PE4流入陣列，經(jīng)過(guò)PE2、PE3、PE1流出陣列；3個(gè)乘累加處理單元PE5-PE8線(xiàn)性排列組成遞歸運(yùn)算部，陣列中存在兩條相向數(shù)據(jù)流，遞歸運(yùn)算部分和以初值為0從第七乘累加處理單元PE7流入陣列，經(jīng)過(guò)第六乘累加處理單元PE6和第五乘累加處理單元PE5運(yùn)算后在第八乘累加處理單元PE8與卷積運(yùn)算部的陣列輸出結(jié)果相加后輸出控制電壓計(jì)算結(jié)果并向后反饋，經(jīng)PE5、PE6、PE7計(jì)算后流出陣列，各處理單元之間通過(guò)移位寄存器互連實(shí)現(xiàn)相鄰單元間的數(shù)據(jù)傳遞，即一個(gè)處理單元的數(shù)據(jù)輸出端口接一個(gè)移位寄存器的數(shù)據(jù)輸入端，該移位寄存器的數(shù)據(jù)輸出端接下一個(gè)處理單元的數(shù)據(jù)輸入端。
本發(fā)明的原理本發(fā)明分為卷積運(yùn)算部和遞歸運(yùn)算部?jī)刹糠?，各?個(gè)乘累加處理單元線(xiàn)性排列，分別完成自適應(yīng)光學(xué)波前控制運(yùn)算的卷積運(yùn)算和遞歸運(yùn)算。各個(gè)處理單元在時(shí)鐘的推動(dòng)下同步工作，并通過(guò)一個(gè)加法單元將兩個(gè)陣列鏈接起來(lái)，實(shí)現(xiàn)兩個(gè)脈動(dòng)陣列輸出結(jié)果相加并向外輸出電壓值。
陣列由如圖1中所示的8個(gè)處理單元PE1-PE8、12個(gè)深度為(n/2)的移位寄存器M1-M12組成，若n不為偶數(shù)，則深度為(n+1)/2。陣列分為兩個(gè)部分卷積運(yùn)算部101和遞歸運(yùn)算部102，分別完成如下(3)、(4)式的卷積和遞歸運(yùn)算，最后將兩個(gè)部分通過(guò)一個(gè)加法單元鏈接起來(lái)以實(shí)現(xiàn)(5)式的控制運(yùn)算。
yi＝b0ei+b1ei-1+b2ei-2+b3ei-3(3)則有vi＝a1vi-1+a2vi-2+a3vi-3(4)vi＝(a1vi-1+a2vi-2+a3vi-3)+(v0ei+b1ei-1+b2ei-2+b3ei-3)(5)其中PE1-PE7是帶有本地存儲(chǔ)器的乘累加計(jì)算單元，每個(gè)乘累加處理單元都由一個(gè)寄存器REG、一個(gè)乘法器MUL個(gè)加法器ADD組成。
圖2是乘累加處理單元的結(jié)構(gòu)示意圖。乘累加處理單元的端口說(shuō)明MUL_in，MUL_out誤差值或電壓值的輸入輸出端口；MAD_in，MAD_out累加值的輸入輸出端口；乘累加處理單元的邏輯功能說(shuō)明乘法器取MUL_in端口的輸入數(shù)據(jù)與寄存器REG中預(yù)存的系數(shù)相乘，加法器將乘法器輸出與MAD_in端口數(shù)據(jù)相加后，結(jié)果做為MAD_out端口輸出，它執(zhí)行的就是一個(gè)乘累加運(yùn)算。
PE8是一個(gè)帶反饋的加法單元，其結(jié)構(gòu)示意圖如圖3所示，它由一個(gè)加法器ADD。端口說(shuō)明Y_in卷積運(yùn)算陣列101計(jì)算結(jié)果yi的輸入端口；MAD_in累加值的輸入端口；V_feedback電壓值反饋端口；
V_out電壓值向外輸出端口。
加法單元的邏輯功能說(shuō)明加法器將端口Y_in和MAD_in輸入的數(shù)據(jù)相加，結(jié)果作為V_feedback和V_out進(jìn)行輸出，它的作用就是將脈動(dòng)陣列的兩個(gè)部分相互鏈接起來(lái)，并將結(jié)果向外輸出和向右反饋參與運(yùn)算。
本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于(1)處理單元通過(guò)輸入隊(duì)列寄存器和輸出隊(duì)列寄存器來(lái)實(shí)現(xiàn)相鄰單元間的數(shù)據(jù)傳遞，每個(gè)單元的乘法器直接從單元的輸入隊(duì)列最前端獲得數(shù)據(jù)進(jìn)行操作，加法器將計(jì)算結(jié)果直接送入單元的輸出隊(duì)列最后端。以這種隊(duì)列的方法避免對(duì)存儲(chǔ)器的讀寫(xiě)，本次計(jì)算中沒(méi)有用到的輸入數(shù)據(jù)和輸出數(shù)據(jù)不需要存入單元的存儲(chǔ)區(qū)中，使一個(gè)陣列在計(jì)算多路電壓值時(shí)能達(dá)到很高的效率。
(2)同時(shí)，由于在脈動(dòng)陣列進(jìn)行一路復(fù)原電壓的運(yùn)算時(shí)有一半的處理單元處于空閑狀態(tài)，故可以在一個(gè)脈動(dòng)陣列中以處理單元共享的方式同時(shí)進(jìn)行兩路獨(dú)立的復(fù)原電壓的運(yùn)算，使處理單元利用率達(dá)到100％，節(jié)省了硬件資源，故處理單元之間的輸入和輸出隊(duì)列深度為n/2(若n為奇數(shù)則深度為(n+1)/2)。
(3)每個(gè)PE單元的結(jié)構(gòu)簡(jiǎn)單，只有局部數(shù)據(jù)通信，便于硬件實(shí)現(xiàn)。
(4)與復(fù)原運(yùn)算模塊并行處理，計(jì)算延時(shí)為一個(gè)流水節(jié)拍，實(shí)時(shí)性好。
(5)本發(fā)明使每個(gè)處理部件的效能達(dá)到最大，從而促進(jìn)裝置的小型化和低耗電化。根據(jù)波前處理機(jī)的工作流程和工作特點(diǎn)可得CCD為逐行逐像素順序輸出數(shù)據(jù)，一幀數(shù)據(jù)需要經(jīng)過(guò)圖像處理、斜率計(jì)算、波前復(fù)原、控制運(yùn)算和D/A轉(zhuǎn)換五個(gè)模塊最后輸出電壓驅(qū)動(dòng)變形鏡工作。由此可見(jiàn)第k-1幀誤差向量Ek-1和k幀誤差向量Ek輸入時(shí)間間隔很大(為CCD相機(jī)一幀像素輸出延時(shí)與斜率計(jì)算延時(shí)和波前復(fù)原延時(shí)之和)。而控制運(yùn)算的輸入波面誤差向量E是波前復(fù)原模塊的輸出，各誤差分量e1k、e2k、e3k......順序輸出且輸出時(shí)間間隔較小。在下一幀的誤差向量進(jìn)入陣列以前可以保證順序完成n路電壓值的計(jì)算。本發(fā)明根據(jù)以上特點(diǎn)組織合理的數(shù)據(jù)流和設(shè)計(jì)相應(yīng)的電路，通過(guò)將n路獨(dú)立的控制電壓運(yùn)算以串行的方式分時(shí)使用一個(gè)脈動(dòng)陣列來(lái)提高陣列處理單元的利用效率，合理并有效地減少處理單元的數(shù)目，減少資源占用。


圖1為本發(fā)明的原理框圖；圖2為本發(fā)明中的乘累加處理單元PE的結(jié)構(gòu)示意圖；圖3為本發(fā)明中的的加法單元的結(jié)構(gòu)示意圖。
具體實(shí)施例方式
下面結(jié)合圖1至圖3具體說(shuō)明本實(shí)施方式。
如圖1所示，本發(fā)明由7個(gè)乘累加處理單元PE1-PE7、一個(gè)加法處理單元PE8、12個(gè)深度為n/2(若n為奇數(shù)則深度為(n+1)/2)的移位寄存器(M1-M12)組成。處理單元PE1-PE4和移位寄存器M1-M6、處理單元PE1-PE8和移位寄存器M7-M12分別排列成兩個(gè)線(xiàn)性陣列結(jié)構(gòu)，處理單元之間端口通過(guò)移位寄存器互連，位于左方的處理單元的腳MUL_out接移位寄存器的數(shù)據(jù)輸入端口，移位寄存器的數(shù)據(jù)輸出端口接右方的處理單元的腳MUL_in；位于左方的處理單元的腳MAD_in接移位寄存器的數(shù)據(jù)輸出端口，移位寄存器的數(shù)據(jù)輸入端口連接位于右方的處理單元的腳MAD_out；處理單元PE1的腳MUL_in接陣列的誤差數(shù)據(jù)輸入端口E。處理單元PE8的腳Y_in接處理單元PE1的腳MAD_out；腳V_out接陣列的電壓輸出端口V；腳V_feedback接移位寄存器M7的輸入端口，M7的輸出端口接處理單元PE5的腳MUL_in，；處理單元PE8的腳MAD_in接移位寄存器M10的輸出端口，M10的輸入端口接處理單元PE5的腳MAD_out。
如圖1、2所示，每個(gè)乘累加處理單元PE1-PE7都由一個(gè)寄存器REG、一個(gè)乘法器MUL個(gè)加法器ADD組成。寄存器REG接乘法器MUL的一個(gè)輸入端，乘法器MUL的另一個(gè)輸入端接乘累加處理單元的腳MUL_in，乘法器MUL的輸出端接加法器ADD的一個(gè)輸入端，加法器ADD的另一個(gè)輸入端接乘累加處理單元的腳MAD_in，加法器ADD的輸出端接乘累加處理單元的腳MAD_out，乘累加處理單元的腳MUL_in與腳MUL_out相連。
如圖1、3所示，加法處理單元PE8由一個(gè)加法器ADD構(gòu)成。加法器ADD的一個(gè)輸入端接加法處理單元PE8的腳Y_in，另一個(gè)輸入端接接加法處理單元PE8的腳MAD_in，加法器ADD的輸出端接加法處理單元PE8的腳V_out和腳V_feedback。
下面結(jié)合圖1說(shuō)明該電路的工作原理(1)在電路開(kāi)始工作前，系統(tǒng)的控制參數(shù)b0、b1、b2、b3、a1、a2、a3分別預(yù)存到PE1-PE7的寄存器REG中，且將每個(gè)移位寄存器的各個(gè)存儲(chǔ)單元都初始化為零。
(2)一路誤差向量的n個(gè)分量順序輸入陣列，當(dāng)一個(gè)誤差值ei從PE1的端口MUL_in輸入，啟動(dòng)電路為時(shí)間節(jié)拍的零點(diǎn)。處理單元PE1-PE7在時(shí)鐘的推動(dòng)下同步工作，在第1拍乘法器從端口MUL_in取移位寄存器M1-M6最右端單元數(shù)據(jù)的數(shù)據(jù)與寄存器REG中預(yù)存的系數(shù)相乘；第2拍加法器從MAD_in端口取移位寄存器M7-M12最左端單元的數(shù)據(jù)與乘法結(jié)果相加，結(jié)果做為MAD_out端口輸出；第3拍PE8的加法器從端口Y_in取PE1的MAD_out端口輸出數(shù)據(jù)與從端口MAD_in取M10最左端單元的數(shù)據(jù)相加，結(jié)果做為V_out和MUL_out端口輸出；第4拍移位寄存器M1-M6中數(shù)據(jù)從左向右移動(dòng)一個(gè)存儲(chǔ)單元，移位寄存器M7-M12中數(shù)據(jù)從右向左移動(dòng)一個(gè)存儲(chǔ)單元，這樣各個(gè)處理單元就完成了一次運(yùn)算，并從陣列的輸入端口V_out得到vi，記為一個(gè)流水節(jié)拍。
(3)每當(dāng)一個(gè)誤差值輸入陣列，就啟動(dòng)陣列運(yùn)行一個(gè)流水節(jié)拍，數(shù)據(jù)向左或向右流動(dòng)一個(gè)存儲(chǔ)單元，得到該路電壓值。每個(gè)流水節(jié)拍各個(gè)處理單元和移位寄存器重復(fù)相同的操作。這樣陣列中誤差值在卷積運(yùn)算部101中從左向右流動(dòng)，卷積結(jié)果從右向左流動(dòng)。遞歸運(yùn)算部102中電壓值以初值為零從右向左流動(dòng)，完成遞歸運(yùn)算后在PE8中與卷積部分結(jié)果相加，得到的電壓值向外輸出。
權(quán)利要求
1.一種用于實(shí)現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運(yùn)算的脈動(dòng)陣列處理電路，其特征在于它由7個(gè)乘累加處理單元PE1-PE7、1個(gè)加法處理單元PE8、12個(gè)移位寄存器M1-M12組成，4個(gè)乘累加處理單元PE1-PE4線(xiàn)性排列組成卷積運(yùn)算部，陣列中存在兩條相向數(shù)據(jù)流，每一幀的誤差向量E的各分量順序從第一乘累加處理單元PE1流入陣列，經(jīng)過(guò)第二乘累加處理單元PE2、第三乘累加處理單元PE3和第四乘累加處理單元PE4運(yùn)算后流出陣列，卷積結(jié)果以初值0從第四乘累加處理單元PE4流入陣列，經(jīng)過(guò)PE2、PE3、PE1流出陣列；3個(gè)乘累加處理單元PE5-PE8線(xiàn)性排列組成遞歸運(yùn)算部，陣列中存在兩條相向數(shù)據(jù)流，遞歸運(yùn)算部分和以初值為0從第七乘累加處理單元PE7流入陣列，經(jīng)過(guò)第六乘累加處理單元PE6和第五乘累加處理單元PE5運(yùn)算后在第八乘累加處理單元PE8與卷積運(yùn)算部的陣列輸出結(jié)果相加后輸出控制電壓計(jì)算結(jié)果并向后反饋，經(jīng)PE5、PE6、PE7計(jì)算后流出陣列，各處理單元之間通過(guò)移位寄存器互連實(shí)現(xiàn)相鄰單元間的數(shù)據(jù)傳遞，即一個(gè)處理單元的數(shù)據(jù)輸出端口接一個(gè)移位寄存器的數(shù)據(jù)輸入端，該移位寄存器的數(shù)據(jù)輸出端接下一個(gè)處理單元的數(shù)據(jù)輸入端。
2.根據(jù)權(quán)利要求1的一種用于實(shí)現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運(yùn)算的脈動(dòng)陣列處理電路，其特征在于所述的每個(gè)乘累加處理單元PE1-PE7都由寄存器REG、乘法器MUL和加法器ADD組成，寄存器REG接乘法器MUL的一個(gè)輸入端，乘法器MUL的另一個(gè)輸入端接乘累加處理單元的腳MUL_in，乘法器MUL的輸出端接加法器ADD的一個(gè)輸入端，加法器ADD的另一個(gè)輸入端接乘累加處理單元的腳MAD_in，加法器ADD的輸出端接乘累加處理單元的腳MAD_out，乘累加處理單元的腳MUL_in與腳MUL_out相連。
3.根據(jù)權(quán)利要求1的一種用于實(shí)現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運(yùn)算的脈動(dòng)陣列處理電路，其特征在于所述的加法處理單元PE8由一個(gè)加法器ADD構(gòu)成，加法器ADD的一個(gè)輸入端接加法處理單元PE8的腳Y_in，另一個(gè)輸入端接接加法處理單元PE8的腳MAD_in，加法器ADD的輸出端接加法處理單元PE8的腳V_out和腳V_feedback。
4.根據(jù)權(quán)利要求1的一種用于實(shí)現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運(yùn)算的脈動(dòng)陣列處理電路，其特征在于所述的12個(gè)移位寄存器M1-M12的深度為n/2，其中n為偶數(shù)，n為奇數(shù)時(shí)，則12個(gè)移位寄存器M1-M12的深度為(n+1)/2。
全文摘要
本發(fā)明涉及一種用于實(shí)現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運(yùn)算的脈動(dòng)陣列處理電路。電路由多個(gè)處理單元PE(processing element)排列成兩個(gè)線(xiàn)性結(jié)構(gòu)，分別完成卷積和遞歸運(yùn)算，并通過(guò)一個(gè)加法處理單元將兩個(gè)陣列鏈接起來(lái)以實(shí)現(xiàn)波前控制運(yùn)算。且n路電壓在一個(gè)陣列中以分時(shí)復(fù)用的方式串行計(jì)算，處理單元之間通過(guò)移位寄存器來(lái)實(shí)現(xiàn)相鄰單元間的數(shù)據(jù)傳遞，避免了存儲(chǔ)器讀寫(xiě)操作。本發(fā)明的陣列具有數(shù)據(jù)通信局部化，數(shù)據(jù)流、控制流簡(jiǎn)單的特點(diǎn)，節(jié)省資源，便于硬件實(shí)現(xiàn)。
文檔編號(hào)G06F17/10GK101067681SQ20071009910
公開(kāi)日2007年11月7日 申請(qǐng)日期2007年5月11日 優(yōu)先權(quán)日2007年5月11日
發(fā)明者鄭文佳, 王春鴻, 姜文漢, 李梅, 唐端午 申請(qǐng)人:中國(guó)科學(xué)院光電技術(shù)研究所