專利名稱：固態(tài)盤控制器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子存儲器設(shè)備。具體地說，本發(fā)明涉及一種固態(tài)盤控制器裝置。
背景技術(shù)：
如在本技術(shù)領(lǐng)域內(nèi)所公知的那樣，計(jì)算機(jī)系統(tǒng)通常使用幾種類型的存儲器系統(tǒng)。例如，計(jì)算機(jī)系統(tǒng)通常使用所謂的主存儲器，其由能夠以同等和非?？斓拇嫒r間進(jìn)行隨機(jī)寫入和讀取的多個半導(dǎo)體器件組成，因此通常被稱作隨機(jī)存取存儲器。然而，由于半導(dǎo)體存儲器相對昂貴，因此經(jīng)常使用其它較高密度和較低成本的存儲器。例如，其它存儲器系統(tǒng)包括磁盤存儲系統(tǒng)。在磁盤存儲系統(tǒng)的情況下，一般而言，存取時間為數(shù)十毫秒量級。另一方面，在主存儲器的情況下，存取時間為數(shù)百納秒量級。盤存儲裝置用來存儲可以根據(jù)需要而順序地讀入到主存儲器中的大量數(shù)據(jù)。另一種盤式存儲裝置是固態(tài)盤存儲裝置(SSD，也被稱作固態(tài)驅(qū)動器)。SSD是使用存儲器芯片如SDRAM來存儲數(shù)據(jù)而非象在傳統(tǒng)的硬盤驅(qū)動器中的旋轉(zhuǎn)底板(platter)的數(shù)據(jù)存儲設(shè)備那樣。
術(shù)語“SSD”用于兩種不同的產(chǎn)品。第一種SSD基于快速的易失性存儲器例如SDRAM，其被分類為極其快的數(shù)據(jù)存取，并且主要用于加速受限于盤驅(qū)動器的延遲的應(yīng)用程序。由于該SSD使用易失性存儲器，因此它典型地包括內(nèi)部電池和后備盤系統(tǒng)，以確保數(shù)據(jù)持久性。如果無論什么原因而掉電，則電池保持該單元被供電的時間長得足以將全部數(shù)據(jù)從RAM復(fù)制到后備盤。當(dāng)恢復(fù)供電時，將數(shù)據(jù)從后備盤復(fù)制回到RAM，并且SSD恢復(fù)正常操作。第一種SSD特別用于已經(jīng)具有最大數(shù)量的RAM的計(jì)算機(jī)。第二種SSD使用閃存來存儲數(shù)據(jù)。通常具有與傳統(tǒng)的存儲裝置相同的尺寸的這些產(chǎn)品典型地用作對硬盤驅(qū)動器的低功率、堅(jiān)固的(rugged)替代物。為了避免與第一種類型相混淆，這些盤被泛稱作快閃盤。本發(fā)明涉及第二種SSD。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種能夠傳輸數(shù)據(jù)而無CPU總線速度的限制的固態(tài)盤控制器裝置。
根據(jù)本發(fā)明的一方面，提供了一種固態(tài)盤控制器裝置，其包括第一端口；第二端口，具有多個信道；中央處理單元，連接到CPU總線；以及緩沖存儲器，被配置成存儲要從第二端口傳輸?shù)降谝欢丝谝约耙獜牡谝欢丝趥鬏數(shù)降诙丝诘臄?shù)據(jù)。緩沖控制器/仲裁器塊可以連接到CPU總線，并且被配置成基于中央處理單元的控制而控制緩沖存儲器的讀和寫操作。第一數(shù)據(jù)傳輸塊可以連接在第一端口和緩沖控制器/仲裁器塊之間，并且被配置成與CPU總線相并行地傳輸要向/從緩沖存儲器中存儲/讀取的數(shù)據(jù)。第二數(shù)據(jù)傳輸塊可以連接在第二端口和緩沖控制器/仲裁器塊之間，并且被配置成與CPU總線相并行地傳輸要向/從緩沖存儲器中存儲/讀取的數(shù)據(jù)。
優(yōu)選地，第一和第二數(shù)據(jù)傳輸塊中的任一個或兩者用來在緩沖存儲器和相應(yīng)的第一和第二端口之間傳輸數(shù)據(jù)時繞開CPU總線。
這里所使用的術(shù)語“塊”是指實(shí)現(xiàn)所述操作的電子電路。這樣的電路可以完全通過硬連線電路來實(shí)現(xiàn)，或者通過硬件、軟件和/或固件的組合來實(shí)現(xiàn)。
在本實(shí)施例中，第一數(shù)據(jù)傳輸塊可以包括主機(jī)接口控制塊，連接到CPU總線，并且被配置成根據(jù)中央處理單元的控制而通過第一端口與外部主機(jī)接口；以及第一FIFO，被配置成在主機(jī)接口控制塊和緩沖控制器/仲裁器塊之間提供數(shù)據(jù)傳輸路徑。
在本實(shí)施例中，第一端口可以包括第一信道，連接到串行ATA接口類型的外部主機(jī)；第二信道，連接到并行ATA接口類型的外部主機(jī)；轉(zhuǎn)換塊，被配置成將要通過第一信道輸入的數(shù)據(jù)轉(zhuǎn)換成串行ATA格式，并且將要通過第一信道輸出的數(shù)據(jù)轉(zhuǎn)換成并行ATA格式；以及多路復(fù)用器，被配置成將來自第一信道或來自轉(zhuǎn)換塊的數(shù)據(jù)傳輸?shù)街鳈C(jī)接口控制塊，該多路復(fù)用器將來自主機(jī)接口塊的數(shù)據(jù)傳輸?shù)降诙诺篮娃D(zhuǎn)換塊中的任一個。
在本實(shí)施例中，第一端口可以被配置成將來自第一信道的數(shù)據(jù)直接傳輸?shù)街鳈C(jī)接口控制塊，以及通過第一信道將來自主機(jī)接口控制塊的數(shù)據(jù)直接傳輸?shù)酱蠥TA接口類型的外部主機(jī)。
在本實(shí)施例中，第二數(shù)據(jù)傳輸塊可以包括多個第二FIFO，分別對應(yīng)于第二端口的信道；以及存儲器接口控制塊，連接到CPU總線，并且被配置成通過第二端口與半導(dǎo)體存儲器接口，其中該多個第二FIFO被配置成在存儲器接口控制塊和緩沖控制器/仲裁器塊之間提供數(shù)據(jù)傳輸路徑。
在本實(shí)施例中，該存儲器設(shè)備還可以包括多個ECC塊，其分別連接到第二FIFO，該多個ECC塊被配置成檢測通過第二FIFO傳輸?shù)臄?shù)據(jù)的錯誤，并且生成向半導(dǎo)體存儲器傳輸?shù)臄?shù)據(jù)的糾錯碼。
在本實(shí)施例中，當(dāng)從通過對應(yīng)的FIFO傳輸?shù)臄?shù)據(jù)中檢測到錯誤時，ECC塊可以被配置成糾正出錯數(shù)據(jù)而無需中央處理單元的干涉。
在本實(shí)施例中，第二端口的每一個信道可以與多個非易失性存儲器相連接。
在本實(shí)施例中，連接到第二端口的每個信道的非易失性存儲器可以包括具有相同類型的非易失性存儲器。
在本實(shí)施例中，相同類型或不同類型的非易失性存儲器可以連接到第二端口的每個信道。
在本實(shí)施例中，第二數(shù)據(jù)傳輸塊可以被配置成在加電時檢測連接到第二端口的信道的非易失性存儲器的類型，并且根據(jù)檢測結(jié)果來控制每個信道的非易失性存儲器的讀和寫操作。
在本實(shí)施例中，第二數(shù)據(jù)傳輸塊可以被配置成當(dāng)向第二端口的信道請求讀和寫操作時，基于硬件和軟件交織(interleave)協(xié)議中的任一個，控制連接到第二端口的信道的半導(dǎo)體存儲器的讀和寫操作。
在本實(shí)施例中，緩沖控制器/仲裁器塊可以被配置成當(dāng)?shù)谝缓偷诙﨔IFO請求數(shù)據(jù)處理操作時以循環(huán)的方式處理數(shù)據(jù)。
在本實(shí)施例中，存儲器接口控制塊可以包括控制邏輯電路，被配置成生成要通過第二端口傳輸?shù)桨雽?dǎo)體存儲器的第一時鐘信號，該半導(dǎo)體存儲器與第一時鐘信號相同步地輸出數(shù)據(jù)；延遲電路，被配置成延遲第一時鐘信號，并且生成第二時鐘信號；以及數(shù)據(jù)取出寄存器，被配置成與第二時鐘信號相同步地從半導(dǎo)體存儲器取出數(shù)據(jù)。
在本實(shí)施例中，延遲電路的延遲時間可以由來自外部源的延遲信息確定。
在本實(shí)施例中，存儲器接口控制塊還可以包括寄存器，其用于存儲用來確定延遲電路的延遲時間的延遲信息。
根據(jù)本發(fā)明的另一方面，提供了一種固態(tài)盤控制器裝置，其包括第一端口；第二端口，具有多個信道；中央處理單元，連接到CPU總線；以及緩沖存儲器，被配置成存儲要從第二端口傳輸?shù)降谝欢丝诨蛘咭獜牡谝欢丝趥鬏數(shù)降诙丝诘臄?shù)據(jù)。主機(jī)接口控制塊可以連接到第一端口和CPU總線，并且被配置成根據(jù)中央處理單元的控制而與外部主機(jī)接口。緩沖控制器/仲裁器塊可以連接到CPU總線，并且被配置成根據(jù)中央處理單元的控制而控制緩沖存儲器。第一FIFO可以被配置成在主機(jī)接口控制塊和緩沖控制器/仲裁器塊之間提供數(shù)據(jù)傳輸路徑。存儲器接口控制塊可以連接到第二端口和CPU總線，并且被配置成根據(jù)中央處理單元的控制而與非易失性存儲器接口。多個第二FIFO可以被配置成在存儲器接口控制塊和緩沖控制器/仲裁器塊之間提供數(shù)據(jù)傳輸路徑。
在本實(shí)施例中，該存儲器設(shè)備還可以包括多個ECC塊，其分別連接到第二FIFO，該多個ECC塊被配置成檢測通過對應(yīng)的第二FIFO傳輸?shù)臄?shù)據(jù)的錯誤，并且生成向非易失性存儲器傳輸?shù)臄?shù)據(jù)的糾錯碼。
在本實(shí)施例中，當(dāng)從通過對應(yīng)的第二FIFO傳輸?shù)臄?shù)據(jù)中檢測到錯誤時，ECC塊可以被配置成糾正出錯數(shù)據(jù)而無需中央處理單元的干涉。
在本實(shí)施例中，連接到第二端口的每個信道的非易失性存儲器可以包括具有彼此相同的類型的非易失性存儲器。
在本實(shí)施例中，相同類型或不同類型的非易失性存儲器可以連接到第二端口的每個信道。
在本實(shí)施例中，存儲器接口控制塊可以被配置成在加電時檢測連接到第二端口的信道的非易失性存儲器的類型，并且根據(jù)檢測結(jié)果來控制每個信道的非易失性存儲器的讀和寫操作。
在本實(shí)施例中，存儲器接口控制塊可以被配置成當(dāng)向第二端口的信道請求讀和寫操作時，基于硬件和軟件交織協(xié)議中的任一個，控制連接到第二端口的信道的非易失性存儲器的讀和寫操作。
在本實(shí)施例中，緩沖控制器/仲裁器塊可以被配置成當(dāng)?shù)谝缓偷诙﨔IFO請求數(shù)據(jù)處理操作時以循環(huán)的方式處理數(shù)據(jù)。
在本實(shí)施例中，存儲器接口控制塊可以包括控制邏輯電路，被配置成生成要通過第二端口傳輸?shù)桨雽?dǎo)體存儲器的第一時鐘信號，該半導(dǎo)體存儲器與第一時鐘信號相同步地輸出數(shù)據(jù)；延遲電路，被配置成延遲第一時鐘信號，并且生成第二時鐘信號；以及數(shù)據(jù)取出寄存器，被配置成與第二時鐘信號相同步地從半導(dǎo)體存儲器取出數(shù)據(jù)。
在本實(shí)施例中，延遲電路的延遲時間可以由來自外部源的延遲信息確定。
在本實(shí)施例中，存儲器接口控制塊還可以包括寄存器，其用于存儲用來確定延遲電路的延遲時間的延遲信息。


根據(jù)下面結(jié)合附圖考慮的詳細(xì)描述，本發(fā)明的更完全理解及其很多附帶的優(yōu)點(diǎn)將會很容易地變得清楚，其中相同的附圖標(biāo)記表示相同或類似的組件，其中圖1是示出根據(jù)本發(fā)明的固態(tài)盤控制器裝置的實(shí)施例的方框圖；圖2是示出用于連接圖1中的緩沖控制器/仲裁器塊和FIFO的總線架構(gòu)的方框圖；圖3A和3B是用于描述緩沖控制器/仲裁器塊和FIFO的操作的時序圖；圖4是示出圖1中的ECC塊的總線架構(gòu)的方框圖；圖5是用于描述圖1中的ECC塊的錯誤檢測和糾正操作的時序圖；圖6是示出圖1中的快閃接口控制塊的n個信道之一的方框圖；圖7到圖9是用于描述根據(jù)4向交織協(xié)議的寫過程的時序圖；圖10是示出圖1中的快閃接口控制塊的方框圖；圖11是示出由圖10中的快閃接口控制塊的延遲電路延遲的取出時鐘信號的時序圖；圖12是示出連接到快閃接口控制塊的信道的存儲器類型的方框圖；以及圖13是示出由根據(jù)本發(fā)明的固態(tài)盤控制器裝置支持的第二信道的另一個結(jié)構(gòu)的方框圖。
具體實(shí)施例方式
將參照附圖更全面地描述本發(fā)明的優(yōu)選實(shí)施例。
圖1是示出根據(jù)本發(fā)明優(yōu)選實(shí)施例的固態(tài)盤控制器裝置的方框圖。固態(tài)盤控制器裝置1000包括第一端口(端口A)和第二端口(端口B)。固態(tài)盤控制器裝置1000通過第一端口PORT A與外部主機(jī)(未示出)交換數(shù)據(jù)。第一端口包括兩個信道并行AT附屬(attachment)(PATA)總線1001和串行AT附屬(SATA)總線1002。第二端口PORT B包括多個信道，其中每一個電氣連接到多個非易失性存儲器。這里，相同類型的存儲器連接到每個信道。連接到一個信道的非易失性存儲器包括單電平(single-level)閃存、多電平(multi-level)閃存、OneNAND閃存(它是集成了閃存核心和存儲器控制邏輯電路的單個芯片)等。例如，單電平閃存連接到一個信道，多電平閃存連接到另一個信道，并且OneNAND閃存連接到其它信道。SATA接口(在圖1中，以“SATA接口”標(biāo)記)1100被稱作設(shè)備軟件保護(hù)器(device dongle)，并且將串行/并行數(shù)據(jù)轉(zhuǎn)換成并行/串行數(shù)據(jù)。例如，SATA接口1100接收通過SATA總線1002傳輸?shù)拇袛?shù)據(jù)，并且將所接收的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)。SATA接口1100將來自多路復(fù)用器1200的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。多路復(fù)用器1200將通過PATA總線1001提供的并行數(shù)據(jù)傳輸?shù)街鳈C(jī)接口控制塊1300。多路復(fù)用器1200將來自主機(jī)接口控制塊1300的數(shù)據(jù)傳輸?shù)絇ATA總線1001或SATA接口1100。預(yù)先確定是否使用第一端口的PATA總線1001和SATA總線1002中的任一個。
繼續(xù)參照圖1，主機(jī)接口控制塊1300連接到PATA總線1001(或者，被稱作“內(nèi)部IDE總線”)、SATA總線1002、以及CPU總線1003。主機(jī)接口控制塊1300根據(jù)中央處理單元(CPU)1400的控制而執(zhí)行接口操作。通過緩沖控制器/仲裁器塊1600和FIFO(L_FIFO)1500將要通過主機(jī)接口控制塊1300輸入/輸出的數(shù)據(jù)存儲在緩沖存儲器1700中，而不經(jīng)過CPU總線1003。例如，在CPU 1400的控制下通過主機(jī)接口控制塊1300、L_FIFO 1500、以及緩沖控制器/仲裁器塊1600將從外部輸入的數(shù)據(jù)存儲在緩沖存儲器1700中。同樣地，通過緩沖控制器/仲裁器塊1600、L_FIFO 1500和主機(jī)接口控制塊1300將存儲在緩沖存儲器1700中的數(shù)據(jù)輸出到外部。
可以在不使用CPU總線1003的情況下執(zhí)行固態(tài)盤控制器裝置1000的數(shù)據(jù)傳輸操作，從而數(shù)據(jù)傳輸速度不受CPU總線速度的影響。
L_FIFO 1500連接在主機(jī)接口控制塊1300和緩沖控制器/仲裁器塊1600之間。在內(nèi)部總線1004和1005的帶寬彼此不同的情況下，L_FIFO 1500用來在傳輸數(shù)據(jù)時臨時存儲未被處理的數(shù)據(jù)。L_FIFO 1500的大小被確定成在數(shù)據(jù)傳輸操作期間L_FIFO 1500不被填滿的程度。主機(jī)接口控制塊1300包括寄存器1301，其中存儲了來自外部的操作命令和地址。主機(jī)接口控制塊1300響應(yīng)于存儲在寄存器1301中的信息而通過CPU總線1003向CPU 1400傳達(dá)寫或讀操作。CPU 1400基于輸入信息而控制主機(jī)接口控制塊1300和緩沖控制器/仲裁器塊1600。下面將對此進(jìn)行更全面的描述。
快閃接口控制塊1800通過第二端口與外部非易失性存儲器交換數(shù)據(jù)。快閃接口控制塊1800被配置成支持NAND閃存、One_NAND閃存和多電平閃存。快閃接口控制塊1800包括預(yù)定數(shù)目的信道。信道可以與多個非易失性存儲器中的任一個相連接。信道可以與相同類型的存儲器相連接，或者可以與不同類型的存儲器相連接。另外，在各種類型的非易失性存儲器連接到第二端口的情況下，固態(tài)盤控制器裝置1000支持用于在引導(dǎo)時診斷連接到第二端口的非易失性存儲器的類型的功能。該功能通過公知的對設(shè)備ID的讀操作來容易地實(shí)現(xiàn)。當(dāng)向不同的信道執(zhí)行讀操作和編程操作時，本固態(tài)盤控制器裝置1000的快閃接口控制塊1800選擇性地執(zhí)行軟件和硬件交織操作。
通過FIFO Ri_FIFO(i＝0-n)和緩沖控制器/仲裁器塊1600將通過快閃接口控制塊1800傳輸?shù)臄?shù)據(jù)存儲在緩沖存儲器1700中。通過FIFO Ri_FIFO(i＝0-n)和緩沖控制器/仲裁器塊1600將通過快閃接口控制塊1800傳輸?shù)臄?shù)據(jù)存儲在緩沖存儲器1700中，而不經(jīng)過CPU總線1003。例如，在CPU 1400的控制下，通過快閃接口控制塊1800、Ri_FIFO和緩沖控制器/仲裁器塊1600將通過第二端口輸入的數(shù)據(jù)存儲在緩沖存儲器1700中。同樣地，在CPU 1400的控制下，通過緩沖控制器/仲裁器塊1600、Ri_FIFO、以及快閃接口控制塊1800，將存儲在緩沖存儲器1700中的數(shù)據(jù)傳輸?shù)降诙丝凇？梢栽诓皇褂肅PU總線1003的情況下執(zhí)行固態(tài)盤控制器裝置1000的數(shù)據(jù)傳輸操作，從而其數(shù)據(jù)傳輸速度不受CPU總線速度的影響。FIFO R0_FIFO-Rn_FIFO連接在快閃接口控制塊1800和緩沖控制器/仲裁器塊1600之間。在內(nèi)部總線1006<n:0>和1007<n:0>的帶寬彼此不同的情況下，F(xiàn)IFO R0_FIFO-Rn_FIFO用來在傳輸數(shù)據(jù)時臨時存儲未被處理的數(shù)據(jù)。每個FIFO R0_FIFO-Rn_FIFO的大小被確定成在數(shù)據(jù)傳輸操作期間FIFO Ri FIFO中的每一個不被填滿的程度。
緩沖控制器/仲裁器塊1600被配置成控制緩沖存儲器1700的讀和寫操作。例如，緩沖控制器/仲裁器塊1600將通過L_FIFO或Ri_FIFO輸入的數(shù)據(jù)存儲在緩沖存儲器1700中。緩沖控制器/仲裁器塊1600從緩沖存儲器1700讀出要被寫入到非易失性存儲器或者要被輸出到外部的數(shù)據(jù)。緩沖控制器/仲裁器塊1600被配置成當(dāng)數(shù)據(jù)處理請求同時發(fā)生時以循環(huán)的方式處理數(shù)據(jù)。在這種情況下，優(yōu)選的是，限制立即要被處理的數(shù)據(jù)量，以便不花太長時間來處理任何請求。緩沖控制器/仲裁器塊1600具有足夠的數(shù)據(jù)處理能力來處理FIFO R0_FIFO-Rn_FIFO的同時請求。也就是，數(shù)據(jù)處理容量等于或大于總帶寬(L_FIFO+R0_FIFO+…+Rn_FIFO)。
錯誤檢查和糾正(ECC)塊1900_0-1900_n分別連接到FIFO R0_FIFO-Rn_FIFO，其中FIFO R0_FIFO-Rn_FIFO并聯(lián)在緩沖控制器/仲裁器塊1600和快閃接口控制塊1800之間。當(dāng)通過任何FIFO(例如，R0_FIFO)將數(shù)據(jù)從快閃接口控制塊1800傳輸?shù)骄彌_存儲器1700時，對應(yīng)于R0_FIFO的ECC塊1900_0對通過R0_FIFO傳輸?shù)臄?shù)據(jù)執(zhí)行錯誤檢測操作。如果從所傳輸?shù)臄?shù)據(jù)中檢測到錯誤，則ECC塊1900_0被配置成向緩沖控制器/仲裁器塊1600請求糾錯，并且糾正緩沖存儲器1700中的出錯數(shù)據(jù)。當(dāng)通過對應(yīng)的FIFO向快閃接口控制塊1800傳輸主數(shù)據(jù)時，ECC塊1900_0-1900_n中的每一個生成ECC數(shù)據(jù)。在快閃接口控制塊1800的控制下，將這樣生成的ECC數(shù)據(jù)與主數(shù)據(jù)一起存儲在連接到第二端口的非易失性存儲器中。
緩沖存儲器1700用來存儲要被傳輸?shù)酵獠?例如，外部主機(jī)或非易失性存儲器)的數(shù)據(jù)。另外，緩沖存儲器1700用來存儲由CPU 1400操作的程序。緩沖存儲器1700優(yōu)選地由SRAM組成。緩沖存儲器1700可以由用于存儲要被傳輸?shù)酵獠康臄?shù)據(jù)的SRAM和用于存儲由CPU 1400操作的程序和數(shù)據(jù)的SRAM組成。但是，對于本領(lǐng)域的技術(shù)人員而言是顯而易見的，緩沖存儲器的類型和分配不局限于本公開內(nèi)容的特定例子。
CPU 1400通過使用控制塊1300和1800中的控制寄存器1301和1801的值而生成命令。CPU 1400以用于讀和寫操作的控制信息設(shè)置控制寄存器1301和1801。例如，當(dāng)從外部接收到讀/寫命令時，將它存儲在主機(jī)接口控制塊1300的寄存器1301中。主機(jī)接口控制塊1300基于存儲在寄存器1301中的命令而向CPU 1400通知接收到讀/寫命令。CPU 1400根據(jù)讀/寫命令來控制塊1300和1600。另外，CPU 1400將讀/寫命令存儲在快閃接口控制塊1800的寄存器1801中?？扉W接口控制塊1800基于存儲在寄存器1801中的命令而控制通過第二端口對非易失性存儲器的讀/寫操作。
根據(jù)本發(fā)明的本實(shí)施例，當(dāng)需要針對連接到第二端口的非易失性存儲器的讀/寫操作時，不通過固態(tài)盤控制器裝置1000中的CPU總線1003而通過FIFO路徑執(zhí)行數(shù)據(jù)傳輸操作。也就是，可以在不使用CPU總線1003的情況下執(zhí)行從第一端口到第二端口(或者從第二端口到第一端口)的數(shù)據(jù)傳輸，從而本固態(tài)盤控制器裝置1000的數(shù)據(jù)傳輸速度不受CPU總線1003的速度的影響。
圖2是示出用于連接圖1中的緩沖控制器/仲裁器塊和FIFO的總線架構(gòu)的方框圖，并且圖3A和3B是用于描述緩沖控制器/仲裁器塊和FIFO的操作的時序圖。
參照圖2，緩沖控制器/仲裁器塊1600被配置成當(dāng)從FIFO L_FIFO和R0_FIFO-Rn_FIFO請求數(shù)據(jù)處理操作時確認(rèn)數(shù)據(jù)處理請求。L_FIFO和緩沖控制器/仲裁器塊1600之間的總線被配置成傳輸請求信號REQ0、準(zhǔn)予信號GRT0、讀/寫區(qū)分信號RW0、地址ADDRESS0、讀數(shù)據(jù)RD0、寫數(shù)據(jù)WD0、以及數(shù)據(jù)有效區(qū)間信號D_VALID0。同樣地，F(xiàn)IFO R0_FIFO-Rn_FIFO和緩沖控制器/仲裁器塊1600之間的總線1006_0-1006_n中的每一個被配置成傳輸請求信號REQ1、準(zhǔn)予信號GRT1、讀/寫區(qū)分信號RW1、地址ADDRESS1、讀數(shù)據(jù)RD1、寫數(shù)據(jù)WD1、以及數(shù)據(jù)有效區(qū)間信號D_VALID1。
在將數(shù)據(jù)從緩沖存儲器1700傳輸?shù)絃_FIFO的情況下，如圖3A所示，L_FIFO激活用于讀操作的請求信號REQ0。同時，將要被讀取的數(shù)據(jù)的地址ADDRESS0從L_FIFO傳輸?shù)骄彌_控制器/仲裁器塊1600。當(dāng)請求信號REQ0被激活時，緩沖控制器/仲裁器塊1600在先前處理結(jié)束時激活準(zhǔn)予信號GRT0。當(dāng)數(shù)據(jù)處理請求被準(zhǔn)予時，L_FIFO順序地向緩沖控制器/仲裁器塊1600發(fā)送地址。緩沖控制器/仲裁器塊1600在有效數(shù)據(jù)區(qū)間信號D_VALID0的激活期間，根據(jù)所接收的地址從緩沖存儲器1700讀取數(shù)據(jù)，并且將所讀取的數(shù)據(jù)輸出到L_FIFO。此時，當(dāng)接收到預(yù)定數(shù)量的數(shù)據(jù)(例如，八個N比特?cái)?shù)據(jù))時，L_FIFO解除激活(inactivate)請求信號REQ0。該解除激活使得緩沖控制器/仲裁器塊1600能夠處理另一個FIFO的請求。
在將數(shù)據(jù)從L_FIFO傳輸?shù)骄彌_存儲器1700的情況下，如圖3B所示，L_FIFO激活用于寫操作的請求信號REQ0。當(dāng)請求信號REQ0被激活時，緩沖控制器/仲裁器塊1600在先前處理結(jié)束時激活準(zhǔn)予信號GRT0。當(dāng)數(shù)據(jù)處理請求被準(zhǔn)予時，L_FIFO順序地將地址與要被寫入的數(shù)據(jù)一起發(fā)送到緩沖控制器/仲裁器塊1600。緩沖控制器/仲裁器塊1600根據(jù)所接收的地址將所接收的數(shù)據(jù)寫入在緩沖存儲器1700中。此時，當(dāng)輸出了預(yù)定數(shù)量的數(shù)據(jù)(例如，八個N比特?cái)?shù)據(jù))時，L_FIFO解除激活請求信號REQ0。該解除激活使得緩沖控制器/仲裁器塊1600能夠處理另一個FIFO的請求。
以與圖3A所示相同的方式執(zhí)行經(jīng)由總線1006_i從緩沖存儲器1700到Ri_FIFO的數(shù)據(jù)傳輸，并且以與圖3B所示相同的方式執(zhí)行經(jīng)由總線1006_i從Ri_FIFO到緩沖存儲器1700的數(shù)據(jù)傳輸。因此，省略了與FIFO R0_FIFO-Rn_FIFO相關(guān)的讀和寫操作的描述。
圖4是示出圖1中的ECC塊的總線架構(gòu)的方框圖，并且圖5是用于描述ECC塊的錯誤檢測和糾正操作的時序圖。
參照圖4，用于連接ECC塊1900_0和R0_FIFO的示例性總線被配置成傳輸ECC請求信號ECC_REQ、ECC讀/寫區(qū)分信號ECC_RW、ECC地址ECC_ADDRESS、ECC校正(remedy)數(shù)據(jù)ECC_RMWD、ECC準(zhǔn)予信號ECC_GRT、以及ECC讀數(shù)據(jù)ECC_RD。
假定通過R0_FIFO向緩沖存儲器1700傳輸數(shù)據(jù)。如果從所傳輸?shù)臄?shù)據(jù)中檢測到錯誤，則ECC塊1900_0激活ECC請求信號ECC_REQ，其與出錯數(shù)據(jù)的ECC地址ADD1一起通過R0_FIFO被傳輸?shù)骄彌_控制器/仲裁器塊1600。當(dāng)接收到請求信號ECC_REQ與地址ADD1時，緩沖控制器/仲裁器塊1600激活準(zhǔn)予信號ECC_GRT。此時，ECC讀/寫區(qū)分信號ECC_RW保持高，以便指示讀操作。當(dāng)ECC讀/寫區(qū)分信號ECC_RW處于高電平時，在緩沖控制器/仲裁器塊1600的控制下從緩沖存儲器1700讀取出錯數(shù)據(jù)。通過R0_FIFO將這樣讀取的出錯數(shù)據(jù)ECC_RD傳輸?shù)紼CC塊1900_0。由ECC塊1900_0糾正出錯數(shù)據(jù)ECC_RD，并且通過R0_FIFO將經(jīng)過糾錯的數(shù)據(jù)ECC_RMWD傳輸?shù)骄彌_控制器/仲裁器塊1600。此時，ECC讀/寫區(qū)分信號ECC_RW進(jìn)入指示寫操作的低電平。緩沖控制器/仲裁器塊1600響應(yīng)于ECC讀/寫區(qū)分信號ECC_RW而將經(jīng)過糾錯的數(shù)據(jù)ECC_RMWD存儲在緩沖存儲器1700中。此后，緩沖控制器/仲裁器塊1600解除激活準(zhǔn)予信號ECC_GRT。
圖6是示出圖1中的快閃接口控制塊的多個信道之一的方框圖。
參照圖6，一個信道與多個非易失性存儲器相連接。在本例中，非易失性存儲器由NAND閃存組成。如在本技術(shù)領(lǐng)域內(nèi)所公知的那樣，NAND閃存具有命令/地址/數(shù)據(jù)復(fù)用I/O結(jié)構(gòu)。這意味著通過輸入/輸出引腳提供命令、數(shù)據(jù)和地址。假定一個信道與四個非易失性存儲器相連接，則它包括公共連接到存儲器M0、M1、M2和M3的輸入/輸出線1802、分別連接到對應(yīng)的存儲器的四個芯片使能信號線1803a-1803d、以及分別連接到對應(yīng)的存儲器的四個就緒/忙碌信號線1804a-1804d。另外，雖然未在圖中示出，諸如/WE、/RE、CLE、ALE等的控制信號被公共提供給存儲器M0-M3。
假定四個閃存M0-M3連接到一個信道。在該假設(shè)下，下面將更全面地描述硬件和軟件交織協(xié)議的寫操作。為了執(zhí)行寫操作，CPU 1400通過CPU總線1003(參見圖1)將寫命令存儲在快閃接口控制塊1800的寄存器1801中?？扉W接口控制塊1800響應(yīng)于存儲在寄存器1801中的寫命令而執(zhí)行對閃存的寫操作。在上述信道結(jié)構(gòu)的情況下，如果要被寫入的扇區(qū)的數(shù)目超過2，則優(yōu)選地根據(jù)硬件和軟件交織協(xié)議來執(zhí)行對閃存的寫操作。首先，將參照圖7描述硬件交織協(xié)議的寫操作。圖7示出了用于描述根據(jù)4向交織的寫過程的時序圖。
參照圖7，一旦針對任何信道的寫命令由CPU 1400寫入在快閃接口控制塊1800的寄存器1801中，則快閃接口控制塊1800持續(xù)地將要被編程的數(shù)據(jù)傳輸?shù)介W存M0-M3，而無需CPU 1400的干預(yù)。例如，遵循命令和地址，通過信道(即，輸入/輸出線)1802持續(xù)地將要被編程的數(shù)據(jù)傳輸?shù)介W存M0，并且在預(yù)定的時間tPROG(M0)的期間將所傳輸?shù)臄?shù)據(jù)編程在閃存M0的存儲器單元陣列中。在執(zhí)行對閃存M0的寫操作時，如圖7所示，快閃接口控制塊1800通過信道(也就是，輸入/輸出線)1802將要被編程的數(shù)據(jù)傳輸?shù)介W存M1。同樣地，以與上述相同的方式傳輸在閃存M2和M3中要被編程的數(shù)據(jù)。從而，該信道在傳輸命令、地址和數(shù)據(jù)的期間由閃存M0-M3中的每一個占用。另外，該信道在用于判斷寫操作通過或失敗的狀態(tài)讀取周期期間由每個閃存占用。一旦所有數(shù)據(jù)被編程，則快閃接口控制塊1800向CPU 1400通知寫操作結(jié)束。在公共連接到該信道的閃存中要被編程的數(shù)據(jù)是從緩沖存儲器1700讀出的數(shù)據(jù)。
下面將參照圖8描述軟件交織協(xié)議的寫操作。圖8是用于描述在閃存的編程時間保持不變的假設(shè)之下根據(jù)4向交織的寫操作的時序圖。
參照圖8，一旦針對任何信道的寫命令由CPU 1400寫入在快閃接口控制塊1800的寄存器1801中，則快閃接口控制塊1800根據(jù)CPU 1400的控制而控制閃存M0-M3的寫操作。例如，遵循命令和地址，通過信道(即，輸入/輸出線)1802順序地將要被編程的數(shù)據(jù)WD0傳輸?shù)介W存M0。一旦數(shù)據(jù)WD0被傳輸?shù)介W存M0，則快閃接口控制塊1800向CPU 1400通知向閃存M0的數(shù)據(jù)傳輸結(jié)束。CPU 1400將寫命令與傳輸編程數(shù)據(jù)的信道的信息一起存儲在寄存器1801中。這些步驟(在圖8中，以‘a(chǎn)’標(biāo)記的周期)在對向閃存M0傳輸?shù)臄?shù)據(jù)WD0進(jìn)行編程的周期tPROG內(nèi)執(zhí)行。如果在寄存器1801中再次寫入寫命令，則快閃接口控制塊1800遵循命令和地址通過信道(即，輸入/輸出線)將編程數(shù)據(jù)WD1順序地傳輸?shù)介W存M1。同樣地，以與上述相同的方式執(zhí)行向閃存M2和M3的數(shù)據(jù)傳輸，因此省略了其描述。
相同于硬件交織協(xié)議，該信道在傳輸命令、地址和數(shù)據(jù)的周期期間順序地由每個閃存占用。另外，該信道在用于判斷寫操作通過或失敗的狀態(tài)讀取周期期間由每個閃存占用。
不同于閃存的編程時間保持不變的上述假設(shè)，閃存的編程時間tPROG不保持不變。也就是，由于閃存的編程時間可以不同，因此如圖9所示，在軟件交織協(xié)議的寫操作期間發(fā)生時間損失。
圖10是示出圖1中的快閃接口控制塊的方框圖。
眾所周知，使用諸如REB的控制信號將數(shù)據(jù)從閃存?zhèn)鬏數(shù)娇扉W接口控制塊1800。在這種情況下，從閃存到快閃接口控制塊1800的數(shù)據(jù)傳輸受到輸入/輸出線的線路負(fù)載或傳輸時間(flight time)的影響。也就是，如圖10所示，用于將點(diǎn)A處的數(shù)據(jù)傳輸?shù)近c(diǎn)A’的時間根據(jù)系統(tǒng)配置而變化。為了克服該變化，優(yōu)選的是調(diào)整取出時鐘信號F_CLK的取出時間，其中取出時鐘信號F_CLK用于確定內(nèi)部數(shù)據(jù)取出寄存器1810的數(shù)據(jù)取出定時。延遲電路1820響應(yīng)于施加到閃存的REB信號而生成取出時鐘信號F_CLK，并且將取出時鐘信號F_CLK施加到數(shù)據(jù)取出寄存器1810。具體地說，延遲電路1820的延遲時間由在快閃接口控制塊1800的寄存器1830中設(shè)置的值，或者由通過外部板(pad)1840施加的值調(diào)整。如圖11所示，位于點(diǎn)A并且與REB信號相同步地輸出的數(shù)據(jù)在延遲時間Δt之后到達(dá)點(diǎn)A’。從而，通過將REB信號延遲Δt并且生成取出時鐘信號F_CLK，有可能穩(wěn)定地取出從閃存?zhèn)鬏數(shù)臄?shù)據(jù)。
圖12是示出能夠連接到快閃接口控制塊的信道的存儲器類型的方框圖。
參照圖12，一個信道CH.1與多個在每個單元中存儲1比特?cái)?shù)據(jù)的NAND閃存公共連接，另一個信道CH.2與多個在每個單元中存儲N比特?cái)?shù)據(jù)的NAND閃存公共連接，并且其它信道CH.n與多個OneNAND閃存公共連接。但是，可以很清楚的是，不同類型的非易失性存儲器可以連接到每個信道。
圖13是示出由固態(tài)盤控制器裝置1000支持的第二信道的另一個結(jié)構(gòu)的方框圖。
參照圖13，具有x16的輸入/輸出比特構(gòu)成的閃存通過并聯(lián)兩個閃存(芯片1和芯片2)來配置，其中每個閃存具有x8的輸入/輸出比特構(gòu)成。根據(jù)該信道結(jié)構(gòu)，有可能加倍閃存的數(shù)目和存儲能力。兩個芯片中的一個使用輸入/輸出線IO[7:0]，并且另一個使用輸入/輸出線IO[15:8]。在這種情況下，所有控制信號由這些芯片共享。
如上所述，由于不通過CPU總線而通過FIFO路徑執(zhí)行固態(tài)盤控制器裝置1000的數(shù)據(jù)傳輸操作，因此固態(tài)盤控制器裝置的數(shù)據(jù)傳輸速度不受CPU總線速度的影響。
本發(fā)明是使用示例性優(yōu)選實(shí)施例來描述的。然而，應(yīng)當(dāng)理解，本發(fā)明的范圍不局限于所公開的實(shí)施例。相反地，它旨在涵蓋各種修改和類似的安排。因此，權(quán)利要求的范圍應(yīng)當(dāng)被給予最寬的解釋，以便囊括所有這樣的修改和類似的安排。
本申請要求在2005年1月11日提交的韓國專利申請第2005-2611號的優(yōu)先權(quán)，在此將其全文引作參考。
權(quán)利要求
1.一種固態(tài)盤控制器裝置，包括第一端口；第二端口，具有多個信道；中央處理單元，連接到CPU總線；緩沖存儲器，被配置成存儲從第一端口和第二端口之一或向第一端口和第二端口之一傳輸?shù)臄?shù)據(jù)；緩沖控制器/仲裁器塊，連接到CPU總線，并且被配置成基于中央處理單元的控制而控制緩沖存儲器的讀和寫操作；第一數(shù)據(jù)傳輸塊，連接在第一端口和緩沖控制器/仲裁器塊之間，并且被配置成與CPU總線相并行地傳輸向緩沖存儲器存儲/從緩沖存儲器讀取的數(shù)據(jù)；以及第二數(shù)據(jù)傳輸塊，連接在第二端口和緩沖控制器/仲裁器塊之間，并且被配置成與CPU總線相并行地傳輸向緩沖存儲器存儲/從緩沖存儲器讀取的數(shù)據(jù)。
2.如權(quán)利要求1所述的固態(tài)盤控制器裝置，其中第一數(shù)據(jù)傳輸塊包括主機(jī)接口控制塊，連接到CPU總線，并且被配置成根據(jù)中央處理單元的控制而通過第一端口與外部主機(jī)接口；以及第一FIFO，被配置成繞開CPU總線在主機(jī)接口控制塊和緩沖控制器/仲裁器塊之間提供數(shù)據(jù)傳輸路徑。
3.如權(quán)利要求2所述的固態(tài)盤控制器裝置，其中第一端口包括第一信道，連接到串行ATA接口類型的外部主機(jī)；第二信道，連接到并行ATA接口類型的外部主機(jī)；轉(zhuǎn)換塊，被配置成將要通過第一信道輸入的數(shù)據(jù)轉(zhuǎn)換成串行ATA格式，并且將要通過第一信道輸出的數(shù)據(jù)轉(zhuǎn)換成并行ATA格式；以及多路復(fù)用器，被配置成將來自第一信道或來自轉(zhuǎn)換塊的數(shù)據(jù)傳輸?shù)街鳈C(jī)接口控制塊，該多路復(fù)用器將來自主機(jī)接口塊的數(shù)據(jù)傳輸?shù)降诙诺篮娃D(zhuǎn)換塊中的任一個。
4.如權(quán)利要求3所述的固態(tài)盤控制器裝置，其中第一端口被配置成將來自第一信道的數(shù)據(jù)直接傳輸?shù)街鳈C(jī)接口控制塊，以及通過第一信道將來自主機(jī)接口控制塊的數(shù)據(jù)直接傳輸?shù)酱蠥TA接口類型的外部主機(jī)。
5.如權(quán)利要求1所述的固態(tài)盤控制器裝置，其中第二數(shù)據(jù)傳輸塊包括多個第二FIFO，分別對應(yīng)于第二端口的信道；以及存儲器接口控制塊，連接到CPU總線，并且被配置成通過第二端口與半導(dǎo)體存儲器接口，其中該多個第二FIFO被配置成繞開CPU總線在存儲器接口控制塊和緩沖控制器/仲裁器塊之間提供數(shù)據(jù)傳輸路徑。
6.如權(quán)利要求5所述的固態(tài)盤控制器裝置，還包括多個ECC塊，其分別連接到第二FIFO，該多個ECC塊被配置成檢測通過第二FIFO傳輸?shù)臄?shù)據(jù)的錯誤，并且生成向半導(dǎo)體存儲器傳輸?shù)臄?shù)據(jù)的糾錯碼。
7.如權(quán)利要求6所述的固態(tài)盤控制器裝置，其中當(dāng)從通過對應(yīng)的FIFO傳輸?shù)臄?shù)據(jù)中檢測到錯誤時，ECC塊被配置成糾正出錯數(shù)據(jù)而無需中央處理單元的干涉。
8.如權(quán)利要求1所述的固態(tài)盤控制器裝置，其中第二端口的每一個信道與多個非易失性存儲器相連接。
9.如權(quán)利要求8所述的固態(tài)盤控制器裝置，其中連接到第二端口的每個信道的非易失性存儲器包括具有相同類型的非易失性存儲器。
10.如權(quán)利要求8所述的固態(tài)盤控制器裝置，其中相同類型的非易失性存儲器連接到第二端口的每個信道。
11.如權(quán)利要求8所述的固態(tài)盤控制器裝置，其中不同類型的非易失性存儲器連接到第二端口的每個信道。
12.如權(quán)利要求8所述的固態(tài)盤控制器裝置，其中第二數(shù)據(jù)傳輸塊被配置成在加電時檢測連接到第二端口的信道的非易失性存儲器的類型，并且根據(jù)檢測結(jié)果來控制每個信道的非易失性存儲器的讀和寫操作。
13.如權(quán)利要求5所述的固態(tài)盤控制器裝置，其中第二數(shù)據(jù)傳輸塊被配置成當(dāng)向第二端口的信道請求讀和寫操作時，基于硬件和軟件交織協(xié)議中的任一個，控制連接到第二端口的信道的半導(dǎo)體存儲器的讀和寫操作。
14.如權(quán)利要求5所述的固態(tài)盤控制器裝置，其中緩沖控制器/仲裁器塊被配置成當(dāng)?shù)谝缓偷诙﨔IFO請求數(shù)據(jù)處理操作時以循環(huán)的方式處理數(shù)據(jù)。
15.如權(quán)利要求5所述的固態(tài)盤控制器裝置，其中存儲器接口控制塊包括控制邏輯電路，被配置成生成通過第二端口傳輸?shù)桨雽?dǎo)體存儲器的第一時鐘信號，該半導(dǎo)體存儲器與第一時鐘信號相同步地輸出數(shù)據(jù)；延遲電路，被配置成延遲第一時鐘信號，并且生成第二時鐘信號；以及數(shù)據(jù)取出寄存器，被配置成與第二時鐘信號相同步地從半導(dǎo)體存儲器取出數(shù)據(jù)。
16.如權(quán)利要求15所述的固態(tài)盤控制器裝置，其中延遲電路的延遲時間由來自外部源的延遲信息確定。
17.如權(quán)利要求15所述的固態(tài)盤控制器裝置，其中存儲器接口控制塊還包括寄存器，其用于存儲用來確定延遲電路的延遲時間的延遲信息。
18.一種固態(tài)盤控制器裝置，包括第一端口；第二端口，具有多個信道；中央處理單元，連接到CPU總線；緩沖存儲器，被配置成存儲從第二端口傳輸?shù)降谝欢丝诨蛘邚牡谝欢丝趥鬏數(shù)降诙丝诘臄?shù)據(jù)；主機(jī)接口控制塊，連接到第一端口和CPU總線，并且被配置成根據(jù)中央處理單元的控制而與外部主機(jī)接口；緩沖控制器/仲裁器塊，連接到CPU總線，并且被配置成根據(jù)中央處理單元的控制而控制緩沖存儲器；第一FIFO，被配置成在主機(jī)接口控制塊和緩沖控制器/仲裁器塊之間提供數(shù)據(jù)傳輸路徑；存儲器接口控制塊，連接到第二端口和CPU總線，并且被配置成根據(jù)中央處理單元的控制而與非易失性存儲器接口；以及多個第二FIFO，被配置成在存儲器接口控制塊和緩沖控制器/仲裁器塊之間提供數(shù)據(jù)傳輸路徑。
19.如權(quán)利要求18所述的固態(tài)盤控制器裝置，還包括多個ECC塊，其分別連接到第二FIFO，該多個ECC塊被配置成檢測通過對應(yīng)的第二FIFO傳輸?shù)臄?shù)據(jù)的錯誤，并且生成向非易失性存儲器傳輸?shù)臄?shù)據(jù)的糾錯碼。
20.如權(quán)利要求19所述的固態(tài)盤控制器裝置，其中當(dāng)從通過對應(yīng)的第二FIFO傳輸?shù)臄?shù)據(jù)中檢測到錯誤時，ECC塊被配置成糾正出錯數(shù)據(jù)而無需中央處理單元的干涉。
21.如權(quán)利要求18所述的固態(tài)盤控制器裝置，其中連接到第二端口的每個信道的非易失性存儲器包括具有彼此相同的類型的非易失性存儲器。
22.如權(quán)利要求21所述的固態(tài)盤控制器裝置，其中相同類型的非易失性存儲器連接到第二端口的每個信道。
23.如權(quán)利要求18所述的固態(tài)盤控制器裝置，其中不同類型的非易失性存儲器連接到第二端口的每個信道。
24.如權(quán)利要求18所述的固態(tài)盤控制器裝置，其中存儲器接口控制塊被配置成在加電時檢測連接到第二端口的信道的非易失性存儲器的類型，并且根據(jù)檢測結(jié)果來控制每個信道的非易失性存儲器的讀和寫操作。
25.如權(quán)利要求18所述的固態(tài)盤控制器裝置，其中存儲器接口控制塊被配置成當(dāng)向第二端口的信道請求讀和寫操作時，基于硬件和軟件交織協(xié)議中的任一個，控制連接到第二端口的信道的非易失性存儲器的讀和寫操作。
26.如權(quán)利要求18所述的固態(tài)盤控制器裝置，其中緩沖控制器/仲裁器塊被配置成當(dāng)?shù)谝缓偷诙﨔IFO請求數(shù)據(jù)處理操作時以循環(huán)的方式處理數(shù)據(jù)。
27.如權(quán)利要求18所述的固態(tài)盤控制器裝置，其中存儲器接口控制塊包括控制邏輯電路，被配置成生成通過第二端口傳輸?shù)桨雽?dǎo)體存儲器的第一時鐘信號，該半導(dǎo)體存儲器與第一時鐘信號相同步地輸出數(shù)據(jù)；延遲電路，被配置成延遲第一時鐘信號，并且生成第二時鐘信號；以及數(shù)據(jù)取出寄存器，被配置成與第二時鐘信號相同步地從半導(dǎo)體存儲器取出數(shù)據(jù)。
28.如權(quán)利要求27所述的固態(tài)盤控制器裝置，其中延遲電路的延遲時間由來自外部源的延遲信息確定。
29.如權(quán)利要求27所述的固態(tài)盤控制器裝置，其中存儲器接口控制塊還包括寄存器，其用于存儲用來確定延遲電路的延遲時間的延遲信息。
30.一種固態(tài)盤控制器的操作方法，其中該固態(tài)盤控制器裝置具有第一端口；第二端口，具有多個信道；中央處理單元，連接到CPU總線；緩沖存儲器，被配置成存儲數(shù)據(jù)；以及緩沖控制器/仲裁器，連接到CPU總線，并且被配置成在中央處理單元的控制下控制緩沖存儲器的讀和寫操作，該方法包括繞開CPU總線在緩沖存儲器和第一端口之間傳輸向緩沖存儲器存儲/從緩沖存儲器讀取的數(shù)據(jù)；以及繞開CPU總線在緩沖存儲器和第二端口之間傳輸向緩沖存儲器存儲/從緩沖存儲器讀取的數(shù)據(jù)。
全文摘要
一種固態(tài)盤控制器裝置，包括第一端口；第二端口，具有多個信道；中央處理單元，連接到CPU總線；緩沖存儲器，被配置成存儲要從第二端口傳輸?shù)降谝欢丝谝约耙獜牡谝欢丝趥鬏數(shù)降诙丝诘臄?shù)據(jù)；緩沖控制器/仲裁器塊，連接到CPU總線，并且被配置成基于中央處理單元的控制而控制緩沖存儲器的讀和寫操作；第一數(shù)據(jù)傳輸塊，連接在第一端口和緩沖控制器/仲裁器塊之間，并且被配置成繞開CPU總線傳輸要向/從緩沖存儲器中存儲/讀取的數(shù)據(jù)；以及第二數(shù)據(jù)傳輸塊，連接在第二端口和緩沖控制器/仲裁器塊之間，并且被配置成繞開CPU總線傳輸要向/從緩沖存儲器中存儲/讀取的數(shù)據(jù)。
文檔編號G06F3/06GK1828511SQ20061000499
公開日2006年9月6日 申請日期2006年1月11日 優(yōu)先權(quán)日2005年1月11日
發(fā)明者柳同烈 申請人:三星電子株式會社