專利名稱：在集成電路芯片上實(shí)現(xiàn)信號(hào)處理功能的方法及邏輯模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字信號(hào)處理，更具體地說，涉及一種在集成電路芯片上實(shí)現(xiàn)信號(hào)處理功能的方法及邏輯模塊。
背景技術(shù)：
通過采用各種不同的加工處理工藝，可在硅片上實(shí)現(xiàn)數(shù)字信號(hào)處理功能。數(shù)字信號(hào)處理電路，如數(shù)字濾波器、乘法器和累加器，可以利用一個(gè)或多個(gè)設(shè)計(jì)構(gòu)建模塊或邏輯模塊來實(shí)現(xiàn)。這些設(shè)計(jì)構(gòu)建模塊或邏輯模塊可以包括多操作數(shù)加法器和寄存器。
在許多情況下，對(duì)邏輯模塊的設(shè)計(jì)不是最優(yōu)化的。例如，用來實(shí)現(xiàn)該邏輯模塊的芯片總面積過大。在另外的情況下，與邏輯模塊關(guān)聯(lián)的元件的總的處理延遲可能不是最理想的。此外，在某些情況下，在進(jìn)行數(shù)字處理時(shí)邏輯模塊耗能過多。
本文的后續(xù)部分將結(jié)合附圖對(duì)本發(fā)明進(jìn)行闡述。通過把本發(fā)明的一些方面與上述的常規(guī)數(shù)字信號(hào)處理實(shí)現(xiàn)方法比較，對(duì)本領(lǐng)域的技術(shù)人員來說，常規(guī)或傳統(tǒng)方法的局限性和缺點(diǎn)是顯而易見的。

發(fā)明內(nèi)容
本發(fā)明提供一種實(shí)現(xiàn)集成電路邏輯模塊的系統(tǒng)和方法，該集成電路模塊具有每操作單位效率最高和能耗最低的性能。在一個(gè)實(shí)施例中，采用4路輸入/2路輸出的進(jìn)位保留累加器作為邏輯模塊，這種邏輯模塊顯示出這種最高效率和最低能耗的性能。
在另一個(gè)典型的實(shí)施例中，在集成電路芯片上實(shí)現(xiàn)信號(hào)處理功能的方法包括針對(duì)該集成電路芯片上的一個(gè)或多個(gè)邏輯模塊(logic modules)中的一個(gè)或多個(gè)單元(cells)，使得每個(gè)單元都采用最小的單元面積(cell area)，從而使該一個(gè)或多個(gè)邏輯模塊中的每個(gè)邏輯模塊的效率最大化。該方法還包括在該一個(gè)或多個(gè)邏輯模塊中的每個(gè)邏輯模塊中采用4個(gè)進(jìn)位保留加法器。
在又一個(gè)典型的實(shí)施例中，提供一種采用一個(gè)或多個(gè)單元的邏輯模塊的設(shè)計(jì)方法，其中該邏輯模塊用于實(shí)現(xiàn)一個(gè)或多個(gè)數(shù)字信號(hào)處理功能，該方法包括確定該邏輯模塊的最小電路面積。這種最小電路面積給該邏輯模塊帶來了最高的效率。
在再一個(gè)典型的實(shí)施例中，提供一種在集成電路芯片上實(shí)現(xiàn)高效數(shù)字信號(hào)處理功能的邏輯模塊，包含4個(gè)進(jìn)位保留加法器和2個(gè)寄存器。該4個(gè)進(jìn)位保留加法器以樹型結(jié)構(gòu)(tree configuration)排列，因而，這4個(gè)進(jìn)位保留加法器的總處理延遲等于3個(gè)進(jìn)位保留加法器的處理延遲與1個(gè)寄存器的處理延遲的和。
根據(jù)本發(fā)明的一方面，提供一種在集成電路芯片上實(shí)現(xiàn)信號(hào)處理功能的方法，包括為該集成電路芯片上的一個(gè)或多個(gè)邏輯模塊中的一個(gè)或多個(gè)單元的每個(gè)單元采用最小的單元面積，從而使該一個(gè)或多個(gè)邏輯模塊的每個(gè)邏輯模塊的效率最大化；在該一個(gè)或多個(gè)邏輯模塊中的每個(gè)邏輯模塊中采用4個(gè)進(jìn)位保留加法器。
優(yōu)選地，所述4個(gè)進(jìn)位保留加法器設(shè)置成樹型結(jié)構(gòu)。
優(yōu)選地，所述效率的計(jì)算方式是η=naddTcA.]]>優(yōu)選地，所述一個(gè)或多個(gè)邏輯模塊中的每一個(gè)邏輯模塊的每次加法操作消耗最少的能量。
優(yōu)選地，所述一個(gè)或多個(gè)邏輯模塊中的每一個(gè)邏輯模塊包括6路輸入/2路輸出的多操作數(shù)進(jìn)位保留加法器和2個(gè)寄存器，所述6路輸入/2路輸出的多操作數(shù)進(jìn)位保留加法器采用設(shè)置成樹型結(jié)構(gòu)的4個(gè)進(jìn)位保留加法器來實(shí)現(xiàn)。
優(yōu)選地，所述一個(gè)或多個(gè)邏輯模塊用于實(shí)現(xiàn)一個(gè)或多個(gè)乘法器。
優(yōu)選地，所述一個(gè)或多個(gè)邏輯模塊用于實(shí)現(xiàn)一個(gè)或多個(gè)數(shù)字濾波器。
優(yōu)選地，所述一個(gè)或多個(gè)數(shù)字濾波器是有限脈沖響應(yīng)(FIR)濾波器。
優(yōu)選地，所述一個(gè)或多個(gè)數(shù)字濾波器是無限脈沖響應(yīng)(IIR)濾波器。
根據(jù)本發(fā)明的一方面，提供一種采用一個(gè)或多個(gè)單元的邏輯模塊的設(shè)計(jì)方法，所述邏輯模塊用于實(shí)現(xiàn)一個(gè)或多個(gè)數(shù)字信號(hào)處理功能，所述方法包括確定與所述邏輯模塊的第一電路面積(first circuit area)相關(guān)聯(lián)的最小單元高度，所述第一電路面積(first circuit area)與所述邏輯模塊的最大效率的產(chǎn)生有關(guān)。
優(yōu)選地，所述邏輯模塊包括累加器，所述累加器包含6路輸入/2路輸出的多操作數(shù)進(jìn)位保留加法器和2個(gè)寄存器。
優(yōu)選地，所述6路輸入/2路輸出的多操作數(shù)進(jìn)位保留加法器包括4個(gè)進(jìn)位保留加法器。
優(yōu)選地，所述4個(gè)進(jìn)位保留加法器設(shè)置成樹型結(jié)構(gòu)。
優(yōu)選地，所述效率的計(jì)算是將所述邏輯模塊執(zhí)行加法的次數(shù)除以所述第一電路面積(first circuit area)與時(shí)鐘周期的乘積，所述時(shí)鐘周期與所述邏輯模塊用來處理數(shù)據(jù)的時(shí)鐘(clock)相關(guān)。
優(yōu)選地，所述時(shí)鐘周期等于所述邏輯模塊的處理延遲。
優(yōu)選地，所述處理延遲相應(yīng)于所述邏輯模塊的關(guān)鍵路徑延遲。
優(yōu)選地，所述第一電路面積等于第二電路面積與第三電路面積之和，其中，所述第二電路面積與所述邏輯模塊中的一個(gè)或多個(gè)寄存器相對(duì)應(yīng)，所述第三電路面積與所述邏輯模塊中的一個(gè)或多個(gè)進(jìn)位保留加法器相對(duì)應(yīng)。
根據(jù)本發(fā)明的一方面，提供一種在集成電路芯片上實(shí)現(xiàn)高效數(shù)字信號(hào)處理功能的邏輯模塊，該模塊包括4個(gè)進(jìn)位保留加法器。
優(yōu)選地，所述邏輯模塊還包括2個(gè)寄存器。
優(yōu)選地，所述4個(gè)進(jìn)位保留加法器設(shè)置成樹型結(jié)構(gòu)，以使每個(gè)全加器耗能最小。
優(yōu)選地，所述邏輯模塊包括4路輸入/2路輸出的進(jìn)位保留累加器。
優(yōu)選地，所述邏輯模塊包括6路輸入/2路輸出的進(jìn)位保留加法器。
優(yōu)選地，所述4個(gè)進(jìn)位保留加法器和所述2個(gè)寄存器產(chǎn)生一個(gè)處理延遲，該處理延遲等于所述4個(gè)進(jìn)位保留加法器中的3個(gè)進(jìn)位保留加法器的處理延遲與1個(gè)寄存器的處理延遲之和。


下面將結(jié)合附圖及實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明，附圖中圖1是根據(jù)本發(fā)明一個(gè)實(shí)施例的實(shí)現(xiàn)集成電路芯片上一個(gè)或多個(gè)數(shù)字信號(hào)處理電路所采用的4路輸入/2路輸出的進(jìn)位保留累加器的功能框圖。
圖2是2路輸入/2路輸出的直鏈型進(jìn)位保留累加器的功能框圖。
具體實(shí)施例方式
本發(fā)明提供了至少一種制造集成電路芯片的系統(tǒng)和方法，使得用于實(shí)現(xiàn)一個(gè)或多個(gè)數(shù)字信號(hào)處理功能的邏輯模塊的效率最大化。所述邏輯模塊可以定義為基本數(shù)字信號(hào)處理(DSP)單元，用于設(shè)計(jì)和實(shí)現(xiàn)各種數(shù)字信號(hào)處理電路。
本發(fā)明提供了一種利用一個(gè)或多個(gè)邏輯模塊來實(shí)現(xiàn)多種數(shù)字信號(hào)處理電路的方法。例如，這些邏輯模塊可以包含一個(gè)或多個(gè)累加器或多操作數(shù)加法器。在一典型的實(shí)施例中，所述一個(gè)或多個(gè)累加器的每一個(gè)累加器都可以包含一個(gè)或多個(gè)多操作數(shù)加法器。例如，將所述一個(gè)或多個(gè)累加器連接起來，可以實(shí)現(xiàn)一個(gè)或多個(gè)乘法器和數(shù)字濾波器。例如，該數(shù)字濾波器可以是有限脈沖響應(yīng)(FIR)濾波器或無限脈沖響應(yīng)(IIR)濾波器。
在一個(gè)典型的實(shí)施例中，邏輯模塊包含進(jìn)位保留累加器。進(jìn)位保留累加器包含4路輸入和2路輸出。該4路輸入/2路輸出進(jìn)位保留累加器可以用一個(gè)6∶2的壓縮器及兩個(gè)寄存器來實(shí)現(xiàn)。6∶2壓縮器可以用4個(gè)3∶2的壓縮器來實(shí)現(xiàn)。帶有兩個(gè)輸出寄存器的6∶2壓縮器可以當(dāng)作通用構(gòu)建模塊以實(shí)現(xiàn)最佳路徑化的DSP功能，如乘法器或數(shù)字濾波器。在一個(gè)典型的實(shí)施例中，6∶2壓縮器可以采用樹型結(jié)構(gòu)或樹型構(gòu)造排列的3∶2壓縮器來實(shí)現(xiàn)。本發(fā)明的各種特征使得能夠利用一個(gè)或多個(gè)6∶2壓縮器在集成電路芯片上實(shí)現(xiàn)各種數(shù)字信號(hào)處理電路。
可以為邏輯模塊計(jì)算出稱為效率的設(shè)計(jì)參數(shù)。所述效率可以用下式定義
η=naddTcA]]>即，效率η等于邏輯模塊執(zhí)行加法的次數(shù)nadd除以Tc與A的乘積。其中，Tc是邏輯模塊執(zhí)行nadd次加法所需要的周期時(shí)間，A是實(shí)現(xiàn)該邏輯模塊所需要的電路面積?？梢钥闯?，隨著所執(zhí)行的加法次數(shù)的增加，效率提高；隨著邏輯模塊的面積減少效率提高。
變量Tc與該邏輯模塊的總處理延遲有關(guān)。邏輯模塊的總處理延遲決定了用來驅(qū)動(dòng)該邏輯模塊的最小時(shí)鐘周期或最大時(shí)鐘頻率。例如，邏輯模塊內(nèi)的一個(gè)或多個(gè)寄存器存需要以適當(dāng)?shù)臅r(shí)鐘頻率進(jìn)行計(jì)時(shí)，以充分處理其輸入端的數(shù)據(jù)。其時(shí)鐘周期可以大于或等于與該邏輯模塊的總處理延遲。邏輯模塊的電路面積包含一個(gè)或多個(gè)單元(cell)的面積。每一個(gè)單元的高度與其自身面積線性相關(guān)?；蛘?，每一個(gè)單元的寬度與其自身的面積線性相關(guān)。
理想情況下將邏輯模塊的效率η設(shè)計(jì)得盡可能高。該效率也可以描述為AT復(fù)合因子。該AT復(fù)合因子等于邏輯模塊的總處理延遲與面積的乘積。電路的設(shè)計(jì)者希望AT復(fù)合因子盡可能地低。因?yàn)樵黾蛹呻娐返碾娐访娣e會(huì)使制造成本上升，所以采用較小的電路面積來實(shí)現(xiàn)邏輯模塊。相應(yīng)地，采用較小的單元(相關(guān)于小的單元面積)來實(shí)現(xiàn)邏輯模塊。例如，給每個(gè)單元采用較小的單元高度，將減小其單元面積。
根據(jù)本發(fā)明的多個(gè)方面，當(dāng)在一個(gè)6∶2壓縮器中采用4個(gè)3∶2壓縮器(進(jìn)位保留加法器)、并且該4個(gè)3∶2壓縮器被排列成樹型結(jié)構(gòu)時(shí)，該進(jìn)位保留累加器的效率達(dá)到最高。采用這種樹型結(jié)構(gòu)的6∶2壓縮器，其處理延遲等于3個(gè)3∶2壓縮器的處理延遲，或3個(gè)全加器的處理延遲。由于3∶2壓縮器包含4個(gè)進(jìn)位保留加法器，所以6∶2壓縮器的處理延遲獨(dú)立于其輸入向量的字長。所述4個(gè)進(jìn)位保留加法器不傳遞進(jìn)位，因此該6∶2壓縮器也不傳遞進(jìn)位。
圖1是根據(jù)本發(fā)明一個(gè)實(shí)施例的實(shí)現(xiàn)集成電路芯片上一個(gè)或多個(gè)數(shù)字信號(hào)處理電路所采用的4路輸入/2路輸出的進(jìn)位保留累加器的功能框圖。該4路輸入/2路輸出進(jìn)位保留累加器結(jié)合應(yīng)用了6路輸入/2路輸出多操作數(shù)進(jìn)位保留加法器。該多操作數(shù)進(jìn)位保留加法器通過把多余的進(jìn)位保留結(jié)果傳遞給處理鏈上的下一個(gè)加法器來消除進(jìn)位傳遞。如圖1所示的進(jìn)位保留累加器，因?yàn)槠涫褂昧伺帕谐蓸湫徒Y(jié)構(gòu)的4個(gè)3∶2壓縮器(或4個(gè)進(jìn)位保留加法器)104，因而可將其描述為使用3∶2壓縮樹型結(jié)構(gòu)的4∶2累加器。在以下的討論中，將這個(gè)采用3∶2壓縮樹型結(jié)構(gòu)的4∶2累加器稱為4∶2樹型累加器。該4∶2樹型累加器有4路輸入和2路輸出。4路輸入X1、X2、X3和X4中的每一路都包含一個(gè)任何字長的向量。例如，該向量可以包含一個(gè)32位的字。當(dāng)數(shù)據(jù)輸入到該4∶2樹型累加器的4個(gè)3∶2壓縮器104其中的2個(gè)3∶2壓縮器時(shí)，數(shù)據(jù)輸出C0(進(jìn)位)和S0(總和)被反饋回來。此外，如圖所示，該4∶2樹型累加器包含2個(gè)寄存器108。例如，這兩個(gè)寄存器108為路徑中的下一個(gè)邏輯模塊提供進(jìn)位輸出和總和輸出。從圖1可以看到，處理延遲以及與該4∶2樹型累加器的電路面積，可以用下面的式子表示T＝τreg+3·τaddA＝Areg+4·Aadd該4∶2樹型累加器的處理延遲(T)等于寄存器遲延(τreg)與通過該4個(gè)進(jìn)位保留加法器樹的關(guān)鍵路徑的延遲(3·τadd)的總和。當(dāng)采用如圖1所示的4∶2樹型累加器時(shí)，可獲得最佳效率值。此外，當(dāng)采用配置成直鏈或樹型結(jié)構(gòu)的任意數(shù)量的全加器時(shí)，每進(jìn)行一次加法操作的能耗遠(yuǎn)遠(yuǎn)小于其它任何一種具有同等效率的進(jìn)位保留累加器的能耗。與圖2所示的2∶2(2路輸入/2路輸出)直鏈型進(jìn)位保留累加器相比，在輸入向量字長相同的情況下，采用這種4∶2樹型累加器，每進(jìn)行一次加法操作所耗的能量約減少29％。該2∶2直鏈型進(jìn)位保留累加器包含2個(gè)呈直線排列的3∶2壓縮器(或全加器)204。該2∶2直鏈型進(jìn)位保留累加器的兩路輸入包括向量X1和X2。該2∶2直鏈型進(jìn)位保留累加器還包括2個(gè)寄存器208。該兩個(gè)寄存器208提供輸出C0和S0，輸出C0和S0被反饋并輸入到2個(gè)3∶2壓縮器204中。雖然該2∶2直鏈型進(jìn)位保留累加器的效率值與4∶2樹型累加器的效率值相當(dāng)，但2∶2直鏈型進(jìn)位保留累加器每進(jìn)行一次加法操作所消耗的能量要多很多。換句話說，與4∶2樹型累加器相比較，該2∶2直鏈型進(jìn)位保留累加器每進(jìn)行一次加法操作要消耗更多的能量。因此，圖2所示的2∶2直鏈型進(jìn)位保留累加器進(jìn)行一次加法操作所耗的能量，遠(yuǎn)大于圖1所示的4∶2樹型累加器進(jìn)行一次加法操作所耗的能量。當(dāng)多操作數(shù)加法器上單個(gè)的邏輯單元的面積接近最小值時(shí)，效率η達(dá)到最大值，其中該最小面積值由制造該集成電路時(shí)所采用的光刻工藝的分辨率所決定。
本發(fā)明是通過一些實(shí)施例進(jìn)行描述的，本領(lǐng)域技術(shù)人員知悉，在不脫離本發(fā)明的精神和范圍的情況下，可以對(duì)這些特征和實(shí)施例進(jìn)行各種改變或等效替換。另外，在本發(fā)明的教導(dǎo)下，可以對(duì)這些特征和實(shí)施例進(jìn)行修改以適應(yīng)具體的情況及材料而不會(huì)脫離本發(fā)明的精神和范圍。因此，本發(fā)明不受此處所公開的具體實(shí)施例的限制，所有落入本申請的權(quán)利要求范圍內(nèi)的實(shí)施例都屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種在集成電路芯片上實(shí)現(xiàn)信號(hào)處理功能的方法，其特征在于，包括為該集成電路芯片上的一個(gè)或多個(gè)邏輯模塊中的一個(gè)或多個(gè)單元的每個(gè)單元采用最小的單元面積，從而使該一個(gè)或多個(gè)邏輯模塊的每個(gè)邏輯模塊的效率最大化；在該一個(gè)或多個(gè)邏輯模塊中的每個(gè)邏輯模塊中采用4個(gè)進(jìn)位保留加法器。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述4個(gè)進(jìn)位保留加法器設(shè)置成樹狀結(jié)構(gòu)。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述效率的計(jì)算式是η=naddTcA.]]>
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述一個(gè)或多個(gè)邏輯模塊中的每一個(gè)邏輯模塊每次加法操作消耗最少的能量。
5.一種采用一個(gè)或多個(gè)單元的邏輯模塊的設(shè)計(jì)方法，所述邏輯模塊用于實(shí)現(xiàn)一個(gè)或多個(gè)數(shù)字信號(hào)處理功能，所述方法包括確定與所述邏輯模塊的第一電路面積相關(guān)聯(lián)的最小單元高度，所述第一電路面積與所述邏輯模塊的最大效率的產(chǎn)生有關(guān)。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述邏輯模塊包括累加器，所述累加器包括6路輸入/2路輸出的多操作數(shù)進(jìn)位保留加法器和2個(gè)寄存器。
7.一種在集成電路芯片上實(shí)現(xiàn)高效數(shù)字信號(hào)處理功能的邏輯模塊，其特征在于包括4個(gè)進(jìn)位保留加法器。
8.根據(jù)權(quán)利要求7所述的邏輯模塊，其特征在于，還包括2個(gè)寄存器。
9.根據(jù)權(quán)利要求8所述的邏輯模塊，其特征在于，所述4個(gè)進(jìn)位保留加法器設(shè)置成樹狀結(jié)構(gòu)，以使每個(gè)全加器耗能最小。
10.根據(jù)權(quán)利要求9所述的邏輯模塊，其特征在于，所述邏輯模塊包括4路輸入/2路輸出的進(jìn)位保留累加器。
全文摘要
本發(fā)明涉及一種實(shí)現(xiàn)最高效率最小能耗的集成電路邏輯模塊的系統(tǒng)和方法。在一個(gè)典型的實(shí)施例中，實(shí)現(xiàn)一個(gè)或多個(gè)數(shù)字信號(hào)處理功能的方法包括確定一個(gè)或多個(gè)與生成最優(yōu)邏輯模塊相關(guān)聯(lián)的參數(shù)。所述一個(gè)或多個(gè)參數(shù)包括該邏輯模塊的電路面積和通過該邏輯模塊關(guān)鍵路徑的處理時(shí)間。在另一個(gè)典型的實(shí)施例中，這種系統(tǒng)包含有采用了排列成樹狀結(jié)構(gòu)的4個(gè)全加器的邏輯模塊。在又一個(gè)實(shí)施例中，這種邏輯模塊包括用于提供最高效率最低能耗的進(jìn)位保留累加器。
文檔編號(hào)G06F17/50GK1801163SQ200610002538
公開日2006年7月12日 申請日期2006年1月5日 優(yōu)先權(quán)日2005年1月5日
發(fā)明者克里斯琴·盧特凱梅耶 申請人:美國博通公司