專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有由外部定義資源分配的配置電路的半導(dǎo)體集成電路，涉及適用于例如與即插即用對應(yīng)的PCI(Peripheral ComponentInterconnect外設(shè)部件互連)器件的有效技術(shù)。
背景技術(shù)：
PCI總線對應(yīng)于即插即用(Plug and Play)，針對連接的器件的資源分配等的各種設(shè)定，由系統(tǒng)側(cè)例如OS(操作系統(tǒng))進行(專利文獻1)。此時，該器件所必需的存儲空間，由器件保持的配置寄存器(Configuration Register)中的基地址寄存器(Base AddressRegister)的結(jié)構(gòu)所決定。亦即，基地址寄存器由邏輯值固定的低位多比特和邏輯值可變的高位多比特構(gòu)成，邏輯值固定的比特數(shù)決定了本地的地址區(qū)域的大小，在邏輯值可變的區(qū)域保持本地的地址空間的基地址高位。系統(tǒng)側(cè)將基地址分配給PCI器件時，從系統(tǒng)側(cè)在基地址寄存器寫入全部比特邏輯值1的數(shù)據(jù)，隨后讀出寄存器的值，根據(jù)不能寫入邏輯值1的比特數(shù)(基地址寄存器的邏輯值固定的低位多比特數(shù))，自動地計算出該器件必需的地址空間的大小。之后，在基地址寄存器的邏輯值可變的高位多比特寫入地址，由此對該器件分配本地的地址空間。
專利文獻1(日本)特開平11-39249號公報本發(fā)明人對即插即用所產(chǎn)生的資源分配進行了研究。以往，作為資源可以分配的本地地址空間的大小，取決于基地址寄存器的結(jié)構(gòu)而固定。亦即，可分配的地址空間的大小，取決于基地址寄存器的邏輯值固定的低位多比特的比特數(shù)。這樣，通過即插即用分配資源的器件的存儲空間，取決于器件固有的基地址寄存器的硬件構(gòu)成。因此，在構(gòu)建各種系統(tǒng)時，有限的資源分配中不能具有靈活性。例如在使用多個PCI器件的情況下，由于分配給各器件的存儲空間不能過小，所以不能把有限的資源分配給多個PCI器件，也不能與構(gòu)建的系統(tǒng)對應(yīng)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體集成電路，對于有限的存儲資源或者地址資源的分配易于具有靈活性地對應(yīng)。
本發(fā)明的其它目的在于提供一種半導(dǎo)體集成電路，能夠改變通過即插即用可以分配的地址空間的大小，因此不必使用因程序等產(chǎn)生的復(fù)雜處理和邏輯規(guī)模大的電路，能夠比較容易地改變。
從本說明書的描述及附圖可以了解本發(fā)明的上述及其它目的和新的特征。
以下，對本申請公開的本發(fā)明代表性的概要做簡單的說明。
(1)半導(dǎo)體集成電路具有由外部定義資源分配的配置電路。所述配置電路包括基地址寄存器，具有邏輯值固定的低位多比特區(qū)和邏輯值可變的高位多比特區(qū)，并且用于地址空間分配；及限制電路，對所述基地址寄存器的高位側(cè)多比特區(qū)，將通過比特數(shù)可變而進行的寫入或讀出，限制在所述固定邏輯值。地址寄存器的低位側(cè)固定邏輯值的比特數(shù)決定地址空間的大小，地址寄存器的值決定其地址空間的開始(先頭)地址。
如上所述，如果由針對所述基地址寄存器的邏輯值可變的高位多比特區(qū)的限制電路所產(chǎn)生的限制比特數(shù)較少，則增加基地址寄存器的低位側(cè)的固定邏輯值的全部比特數(shù)，相反，如果限制比特數(shù)多，則減少所述低位側(cè)固定邏輯值的全部比特數(shù)。在半導(dǎo)體集成電路中，可分配的本地地址空間的大小，與基地址寄存器的固定邏輯值的低位側(cè)比特數(shù)成比例。因此，根據(jù)比特數(shù)可變的限制比特數(shù)，能夠在半導(dǎo)體集成電路中可變地設(shè)定可以分配的本地地址空間的大小。由此，在構(gòu)建各種系統(tǒng)時，能夠在有限的存儲資源或者地址資源的分配上具有靈活性。例如即使在使用多個PCI器件的情況下，也可以選擇地減小分配給各器件的存儲空間，將有限的資源分配給多個PCI器件，與系統(tǒng)構(gòu)建的情況對應(yīng)。
根據(jù)本發(fā)明的具體實施例，所述限制電路是根據(jù)屏蔽控制信息，將所述基地址寄存器的高位側(cè)多比特區(qū)的一部分屏蔽為所述固定邏輯值的電路。屏蔽控制信息決定所述限制比特數(shù)。屏蔽電路對應(yīng)于例如從高位多比特區(qū)讀出的信息進行所述的屏蔽。也可以在對基地址寄存器寫入時進行屏蔽。
(2)作為本發(fā)明的具體實施例，所述配置電路具有保持屏蔽控制信息的閉鎖電路。針對本地地址的分配，應(yīng)從外部將必要的屏蔽控制信息保持在所述閉鎖電路。
例如，所述閉鎖電路可以響應(yīng)針對半導(dǎo)體集成電路的復(fù)位解除，而將預(yù)定的外部端子的值作為屏蔽控制信息予以閉鎖。
控制所述配置電路的控制電路，進行資源分配時，在復(fù)位解除后的配置周期中控制如下動作，即，將從外部輸入的所述固定邏輯值的反轉(zhuǎn)數(shù)據(jù)，保持在基地址寄存器的邏輯值可變的高位多比特(第一處理)，保持后通過所述屏蔽電路向外部輸出所述基地址寄存器所保持的值(第二處理)，向外部輸出后，將從外部輸入的數(shù)據(jù)保持在基地址寄存器(第三處理)。主機裝置對于在配置周期中通過第一處理保持并寫入在基地址寄存器的數(shù)據(jù)，判斷通過第二處理從基地址寄存器讀出的數(shù)據(jù)的固定邏輯值的比特數(shù)是多少比特，由此識別半導(dǎo)體集成電路必需的本地地址空間的大小。主機裝置決定已識別大小的地址空間的分配，通過第三處理將其地址空間的開始地址寫入基地址寄存器。由此，進行地址空間的分配。
如上所述，在即插即用時可分配的存儲空間的大小能夠被改變，因此不必使用由程序等產(chǎn)生的復(fù)雜處理和邏輯規(guī)模大的電路，可以比較容易地實現(xiàn)。
上述在配置周期中進行處理的配置電路及其控制電路例如構(gòu)成PCI總線接口電路。
具有這種PCI總線接口電路的半導(dǎo)體集成電路，具有中央處理裝置，中央處理裝置可以將例如上述PCI總線接口電路作為一個外部輸入輸出電路進行控制。
(3)與上述一部分觀點不同的發(fā)明是這樣的半導(dǎo)體集成電路，采用將邏輯值固定的低位比特數(shù)規(guī)定為本地地址空間容量的基地址寄存器，進行本地地址空間的分配，其中，所述基地址寄存器可以從半導(dǎo)體集成電路的外部進行讀寫，具有能夠通過比特數(shù)可變而將所述基地址寄存器的高位側(cè)多比特的一部分、限制為所述邏輯值固定的限制電路，能夠改變本地地址空間的容量。
所述限制電路對于例如從基地址寄存器讀出的值進行所述邏輯值固定的限制。也可以在對基地址寄存器寫入時進行邏輯值固定的限制。作為優(yōu)選方式，具有閉鎖電路，該閉鎖電路響應(yīng)半導(dǎo)體集成電路的復(fù)位動作的解除，將用于通過所述限制電路指定成為邏輯值固定的比特數(shù)的控制信息，從外部取入并保持。
本發(fā)明具有如下效果能夠提供本地地址空間可變、靈活性提高的半導(dǎo)體集成電路。


圖1是示出配置電路中用于地址分配的詳細電路結(jié)構(gòu)的邏輯電路圖。
圖2是本發(fā)明的一個例子涉及的微處理器的框圖。
圖3是示出PCI器件總線接口電路的框圖。
圖4是示出對應(yīng)于復(fù)位動作的配置周期的說明圖。
圖5是示出屏蔽信號的值與其設(shè)定的存儲空間的大小的關(guān)系的說明圖。
圖6是示出屏蔽選擇信號的寫入動作的時序(定時)圖。
圖7是示出由單個PCI器件利用512MB的存儲空間的系統(tǒng)構(gòu)成例的說明圖。
圖8是示出在四個PCI器件進行分散處理、總共使用512MB存儲空間時的系統(tǒng)構(gòu)成例的說明圖。
附圖標(biāo)記說明1 微處理器；2 CPU；3 命令高速緩沖存儲器；4 數(shù)據(jù)高速緩沖存儲器；8 PCI總線接口電路；15 內(nèi)部總線；16 PCI總線；20 PCI總線接口控制部；23 配置電路；24 配置寄存器；30 基地址寄存器；31 屏蔽電路；32 閉鎖(latch)電路；Ff(B0～B25)邏輯值固定區(qū)域；Fv(B26～B31)邏輯值可變區(qū)域；33 屏蔽(mask)信號輸出電路；34 與門；35 屏蔽選擇信號；36 屏蔽信號具體實施方式
圖2是本發(fā)明一個例子涉及的微處理器1。該圖所示的微處理器1，例如通過CMOS集成電路制造技術(shù)，形成在單晶硅等的一個半導(dǎo)體襯底上。微處理器1具有中央處理裝置(CPU)2，對取出的命令進行解碼，根據(jù)解碼結(jié)果進行運算；命令高速緩沖存儲器(I-CACHE)3；數(shù)據(jù)高速緩沖存儲器(D-CACHE)4；DMAC(直接存儲存取控制器)5；視頻定標(biāo)器(Video ScalerVS)6；與外部存儲器相接口的存儲器接口電路(MEMIF)7；PCI總線接口電路(PCIIF)8；DAC(數(shù)模轉(zhuǎn)換器)9；IO端(IOP)10；和PLL(鎖相環(huán))11、12。PLL11生成CPU2等的動作基準(zhǔn)時鐘。PLL12生成存儲器接口電路7等的動作基準(zhǔn)時鐘。在此，微處理器1是作為PCI器件定位安裝。對于外部存儲器沒有特別的限制，但主要采用SDRAM。
圖3是所述PCI總線接口電路8的一個例子。PCI總線接口電路8，在微處理器1的內(nèi)部與內(nèi)部總線(IB)15連接，在微處理器1的外部與PCI總線(PCIB)16連接。內(nèi)部總線15由地址、數(shù)據(jù)和控制信號的總線構(gòu)成，與CPU2等連接。PCI總線16由地址、數(shù)據(jù)和接口控制信號等的總線構(gòu)成。而且，PCI總線接口的規(guī)格由PCI·SIG(PCISpecial Interest GroupPCI專業(yè)組)規(guī)范化。
所述PCI總線接口電路8包括執(zhí)行PCI總線接口的序列(sequence)控制和總線調(diào)解控制的PCI總線接口控制部(PCIBCNT)20、對與內(nèi)部總線15的送取進行控制的內(nèi)部總線接口控制部(IBCNT)21、用于對基于兩個接口控制部20、21的接口動作速度的不同進行吸收的FIFO緩沖電路22、及執(zhí)行與PCI接口有關(guān)的各種設(shè)定的配置電路(CFIG)23。與PCI接口有關(guān)的各種設(shè)定保持在配置寄存器(RCFIG)24中。配置寄存器24可以由配置周期從PCI總線16讀出寫入。
配置周期如圖4所示，是PCI總線16的PCI主機裝置(未示出)，對于與PCI總線16連接的微處理器1等的PCI器件進行初期設(shè)定的周期。亦即，各PCI器件具有配置寄存器24，如果PCI總線16的PCI主機裝置在配置周期等識別PCI器件，則從該配置寄存器24讀出對制造商ID、器件ID、器件種類進行識別的類別碼，識別PCI器件的種類。PCI主機裝置根據(jù)該識別結(jié)果，進行PCI器件的驅(qū)動所必需的存儲器地址、I/O地址、IRQ(插入)編號、DMA通道編號等的資源分配。分配結(jié)果從PCI主機裝置保存在PCI器件的配置寄存器24中。PCI器件利用通過配置寄存器24的設(shè)定而分配的存儲器地址等的資源進行動作。
以下，詳細說明對配置周期中的PCI器件的地址分配。
圖1示出了用于配置電路23中的地址分配的具體電路構(gòu)成。為了對微處理器1進行地址分配，具有基地址寄存器(BAR)30、作為限制電路的屏蔽電路31、和閉鎖電路32?；刂芳拇嫫?0具有邏輯值固定為0的低位多比特的比特0(B0)～比特25(B25)的邏輯值固定區(qū)域Ff、及邏輯值可變的高位多比特的比特26(B26)～比特31(B31)的邏輯值可變區(qū)域Fv。邏輯值固定區(qū)域Ff中，例如各比特的輸出端子與電路的接地端子連接，可以總是輸出邏輯值0。邏輯值可變區(qū)域Fv可以通過PCI總線16從PCI主機裝置寫入數(shù)據(jù)。寫入的數(shù)據(jù)作為BAR寫入數(shù)據(jù)(BARWD)示出于圖中。因此，如果PCI主機裝置通過PCI總線16在基地址寄存器30寫入32比特的數(shù)據(jù)，則實際上是在32比特中的邏輯值可變區(qū)域Ff的B26～B31中寫入。
屏蔽電路31由屏蔽信號輸出電路33和BAR數(shù)據(jù)限制電路(與門)34構(gòu)成。屏蔽信號輸出電路33輸出根據(jù)2比特的屏蔽選擇信號(MSKS)35所選擇的3比特的屏蔽信號36。屏蔽信號36和屏蔽選擇信號35的對應(yīng)例如如圖5所示那樣。與門34通過與邏輯值可變區(qū)域Fv的B26到B28的3比特和屏蔽信號36的3比特相對應(yīng)，形成3比特的邏輯信號。因此，屏蔽信號為“111”時，與門34輸出B28、B27、B26。屏蔽信號為110時，與門34輸出B28、B27、0。屏蔽信號為“100”時，與門34輸出B28、0、0。屏蔽信號為“000”時，與門34輸出0、0、0。因此，如果PCI主機裝置通過PCI總線16從基地址寄存器30讀出32比特的數(shù)據(jù)，則B0～B25固定為0，B26～B28對應(yīng)于屏蔽信號成為被屏蔽的3比特，B29～B31通常輸出基地址寄存器30的保持值。圖1中，BAR讀出數(shù)據(jù)(BARRD)是指從基地址寄存器30讀出的數(shù)據(jù)。
上述屏蔽信號所產(chǎn)生的邏輯值“0”的屏蔽比特數(shù)如果較多，則基地址寄存器30的低位側(cè)固定邏輯值“0”的全部比特數(shù)增加，相反，邏輯值“0”的屏蔽比特數(shù)如果較少，則所述低位側(cè)固定邏輯值“0”的全部比特數(shù)減少。在微處理器1可分配的本地地址空間的大小與基地址寄存器30的低位側(cè)固定邏輯值“0”的全部比特數(shù)成比例。因此，根據(jù)由屏蔽選擇信號35指定的屏蔽比特數(shù)，微處理器1中可分配的本地地址空間的大小是可變的。
圖5示出了屏蔽信號的值與由此設(shè)定的存儲空間的大小之間的關(guān)系。例如屏蔽信號為“111”時，邏輯值可變區(qū)域Fv中，未被屏蔽的比特是B31～B26，設(shè)定的存儲空間成為64兆字節(jié)(MB)。屏蔽信號為“000”時，未被屏蔽的比特是B31～B29，設(shè)定的存儲空間成為512MB。
所述閉鎖電路32在配置周期可以形成選擇信號35。例如，閉鎖電路32與2比特的屏蔽選擇端子MSK、復(fù)位端子RTS#、和時鐘端子CK連接。屏蔽選擇端子MSK和復(fù)位端子RTSA#的值與時鐘端子CK的時鐘信號同步地輸入同步化電路38、39，輸入的屏蔽選擇端子MSK的信號，響應(yīng)根據(jù)復(fù)位信號RTS#的高電平變化的復(fù)位解除，與時鐘同步地進入閉鎖40。所述同步化電路38、39和閉鎖40，例如由D型閉鎖構(gòu)成。進入閉鎖40的信號成為屏蔽選擇信號35。
根據(jù)本實施例，由于屏蔽選擇信號為2比特，所以可選擇的存儲空間成為4種，但是通過變更屏蔽選擇信號的比特數(shù)，可以增加可選擇的存儲空間的數(shù)量，這是不言而喻的。例如，屏蔽選擇信號是1比特時，可選擇的存儲空間成為2種。
圖6示出了屏蔽選擇信號的取入動作的時序圖。正如圖中所示，由復(fù)位端子RST#產(chǎn)生的復(fù)位解除之時，屏蔽選擇信號(MSKS)35被閉鎖電路32閉鎖。因此，之后的配置周期中的屏蔽信號36已經(jīng)確定。所以，在配置周期中，PCI主機裝置(HOST)對基地址寄存器30進行全部比特都是“1”的寫入，由此讀出該基地址寄存器30，利用讀出結(jié)果，識別不進行邏輯值為“1”的寫入的比特數(shù)，利用該比特數(shù)，可以把握該PCI器件(PCIDEV)所必需的地址空間的大小。PCI主機裝置針對識別的大的地址空間進行地址分配。PCI主機裝置把分配的地址空間的開始地址寫入配置寄存器30，由此完成對PCI器件1的地址分配。之后，PCI器件1可以使用所分配的本地地址空間做通常的動作。
在復(fù)位期間，由于通過屏蔽選擇信號35，可以改變基地址寄存器30的可寫入比特數(shù)，所以利用配置周期可以改變該器件所必需的地址空間的大小。
如上所述，在構(gòu)成各種系統(tǒng)的情況下，對有限的存儲資源或者地址資源的分配而言可以具有靈活性。例如在使用多個PCI器件的情況下，可以選擇性地減小分配給各器件的存儲空間，也可以將有限的資源分配給多個PCI器件，與構(gòu)建系統(tǒng)的情形相對應(yīng)。既可以如圖7所示，對應(yīng)于512MB的存儲空間由一個微處理器(PCI器件(PCIDEV))1使用的情況下，也可以如圖8所示，對應(yīng)于四個微處理器(PCIDEV)1分散處理，共同使用512MB的情形?？梢詫?yīng)于微處理器1沒有變化的兩個系統(tǒng)構(gòu)成。
以上，根據(jù)實施例對本發(fā)明人做出的發(fā)明做了具體的說明，但是本發(fā)明并不限于此，在不脫離其精髓的范圍內(nèi)，可以做出各種變化是不言而喻的。根據(jù)上述實施例，也可以象屏蔽寫入側(cè)那樣屏蔽讀出側(cè)。屏蔽選擇端子(pin)可以是兼用端子，如果端子數(shù)富余也可以是專用端子。而且，如果端子數(shù)富余，也可以分配專用外部端子。
而且，半導(dǎo)體集成電路不限于微處理器。可以適用于PCI總線接口控制用的各種控制器。本發(fā)明對小型PCI器件等也可以適用。
本發(fā)明可以適用于滿足可讀/寫的比特對于基地址寄存器可改變的條件，或者滿足通過在復(fù)位時取入屏蔽控制信號，改變基地址寄存器的可寫入的比特寬度的條件的情形。
以下，對由如上所述本申請公開的發(fā)明中的代表所獲得的效果做簡單說明。
亦即，在本地地址空間的地址分配中，對所用的基地址寄存器的地址分配所用的對比特的可讀/寫的比特數(shù)進行改變，從而能夠改變半導(dǎo)體集成電路的本地地址空間的容量。由此，在構(gòu)成各種系統(tǒng)時，對有限的存儲資源或者地址資源的分配可以具有靈活性。
通過在半導(dǎo)體集成電路的復(fù)位時，指定對基地址寄存器可寫入的比特寬的指定，可以對應(yīng)于復(fù)位解除后的配置周期中的初始設(shè)定。
本發(fā)明的效果如下能夠提供本地地址空間可變、靈活性提高的半導(dǎo)體集成電路。
權(quán)利要求
1.一種半導(dǎo)體集成電路，具有由外部定義資源分配的配置電路，其特征在于，所述配置電路包括基地址寄存器，具有邏輯值固定的低位多比特區(qū)和邏輯值可變的高位多比特區(qū)，并且用于地址空間分配；及限制電路，對所述基地址寄存器的高位側(cè)多比特區(qū)，將通過比特數(shù)可變而進行的寫入或讀出，限制在所述固定邏輯值。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其特征在于，地址寄存器的低位側(cè)固定邏輯值的比特數(shù)決定地址空間的大小，地址寄存器的值決定其地址空間的開始地址。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其特征在于，所述限制電路是根據(jù)屏蔽控制信息，將所述基地址寄存器的高位側(cè)多比特區(qū)的一部分屏蔽為所述固定邏輯值的電路。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路，其特征在于，所述配置電路具有保持屏蔽控制信息的閉鎖電路。
5.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路，其特征在于，所述閉鎖電路響應(yīng)針對半導(dǎo)體集成電路的復(fù)位解除，而將預(yù)定的外部端子的值作為屏蔽控制信息予以閉鎖。
6.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路，其特征在于，具有控制所述配置電路的控制電路，所述配置電路在復(fù)位解除后的配置周期中控制如下動作，即，將從外部輸入的所述固定邏輯值的反轉(zhuǎn)數(shù)據(jù)，保持在基地址寄存器的邏輯值可變的高位多比特區(qū)，保持后通過所述屏蔽電路向外部輸出所述基地址寄存器所保持的值，向外部輸出后，將從外部輸入的數(shù)據(jù)保持在基地址寄存器。
7.根據(jù)權(quán)利要求6的半導(dǎo)體集成電路，其特征在于，所述配置電路及其控制電路構(gòu)成PCI總線接口電路。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其特征在于，具有中央處理裝置，所述中央處理裝置可以將上述PCI總線接口電路作為一個外部輸入輸出電路進行控制。
9.一種半導(dǎo)體集成電路，采用將邏輯值固定的低位比特數(shù)規(guī)定為本地地址空間容量的基地址寄存器，進行本地地址空間的分配，其特征在于，所述基地址寄存器可以從半導(dǎo)體集成電路的外部進行讀寫，具有能夠通過比特數(shù)可變而將所述基地址寄存器的高位側(cè)多比特的一部分限制為所述邏輯值固定的限制電路，能夠改變本地地址空間的容量。
10.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路，其特征在于，所述限制電路對于從基地址寄存器讀出的值進行所述邏輯值固定的限制。
11.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路，其特征在于，具有閉鎖電路，所述閉鎖電路響應(yīng)半導(dǎo)體集成電路的復(fù)位動作的解除，將用于通過所述限制電路指定成為邏輯值固定的比特數(shù)的控制信息，從外部取入并保持。
全文摘要
本發(fā)明提供半導(dǎo)體集成電路，對于有限的存儲資源或者地址資源的分配易于具有靈活性。與PCI總線連接的半導(dǎo)體集成電路具有配置寄存器，依據(jù)其中的基地址寄存器(30)的可讀寫區(qū)域(Fv)的大小，來決定該半導(dǎo)體集成電路所分配的地址空間的大小。采用屏蔽電路(31)改變基地址寄存器的可讀寫區(qū)域的大小。可以根據(jù)由屏蔽信號指定的屏蔽比特數(shù)，可變地設(shè)定本地地址空間的大小。例如在使用多個PCI器件的情況，可以選擇地減小分配給各器件的存儲空間，能夠?qū)⒂邢薜馁Y源分配給多個PCI器件，與系統(tǒng)構(gòu)建的情況相對應(yīng)。
文檔編號G06F13/14GK1577303SQ20041004461
公開日2005年2月9日 申請日期2004年5月19日 優(yōu)先權(quán)日2003年6月25日
發(fā)明者友部勝一 申請人:株式會社日立制作所