專(zhuān)利名稱(chēng)：電子電路的制作方法
技術(shù)領(lǐng)域：
無(wú)
背景技術(shù)：
電子電路本發(fā)明涉及下列申請(qǐng)人擁有的更早專(zhuān)利案的試圖努力領(lǐng)域的發(fā)展國(guó)際申請(qǐng)案第WO01/89088號(hào)、美國(guó)專(zhuān)利申請(qǐng)案第09/529,076號(hào)(PCT/GB00/00175的國(guó)家部分)、美國(guó)專(zhuān)利申請(qǐng)案第10/167,639號(hào)(美國(guó)第09/529,076號(hào)的分案)、美國(guó)專(zhuān)利申請(qǐng)案第10/167,200號(hào)(美國(guó)第09/529,076號(hào)之部抽頭續(xù)申請(qǐng)案)以及國(guó)際申請(qǐng)案第PCT/GB2002/005514號(hào)，其全部以引用的方式并入本文中。
更清晰并入本文的為以下參考英國(guó)專(zhuān)利申請(qǐng)案的內(nèi)容，其所揭示的內(nèi)容形成本文所揭示的本申請(qǐng)案及本發(fā)明的部分。
英國(guó)專(zhuān)利申請(qǐng)案第0203605.1號(hào)以下參考的數(shù)字是在本申請(qǐng)案的圖式中的1/53至17/53中展示的數(shù)字。
分級(jí)計(jì)時(shí)系統(tǒng)頻率劃分/脈沖鎖存/絕熱系統(tǒng)此機(jī)制設(shè)計(jì)用來(lái)使旋轉(zhuǎn)計(jì)時(shí)架構(gòu)(Rotary Clocking Architecture)能夠支持傳統(tǒng)低速時(shí)鐘網(wǎng)絡(luò)布局結(jié)構(gòu)且同時(shí)允許RTWO直接將高速低能計(jì)時(shí)嵌入用于新設(shè)計(jì)的功能塊中。
也輔助了其中需要多時(shí)鐘頻率及時(shí)鐘相位的集成SOC的設(shè)計(jì)。
也描述了自具有特定波形及相位特征的RTWO中達(dá)成低頻劃分有效能“絕熱”時(shí)鐘的方法。
注意全文中，假定存在在VLSI裝置內(nèi)置的控制程序或別的ofd芯片硬件，其能夠裝載及讀取各種移位寄存器及數(shù)據(jù)寄存器——串行或并行。做此的方法已廣泛熟知且已標(biāo)準(zhǔn)化。
本申請(qǐng)案的背景材料在專(zhuān)利申請(qǐng)案PCT/GB00/00175中，其以引用的方式并入本文中。
大意
以超頻頻率分布RTWO。此時(shí)鐘(如10GHz)在每一％循環(huán)(例如對(duì)于10GHz的50pS(100pS循環(huán)))提供反相時(shí)鐘邊沿。全速時(shí)鐘可直接適用于許多應(yīng)用(高速ALU、SERDESI/O端口)。
中央定位FLL(鎖頻回路)以控制主機(jī)“超頻”。
對(duì)相位鎖定回路較佳。
特征粗控制(分頻——數(shù)字)媒體控制(切換電容器——數(shù)字)精控制(可變電抗器——模擬)PLL之優(yōu)點(diǎn)更穩(wěn)定的環(huán)低能減小面積高速更好的穩(wěn)定性(Jitter，Skew)在多頻之間的相位鎖定由RTWO固有相位鎖定機(jī)制(2類(lèi)節(jié)點(diǎn)鎖定(中間芯片)、延遲匹配鏈路(intea芯片))提供相位鎖定?！诖嗽硐鹿ぷ魅纛l率鎖定，則相位鎖定是使“外部無(wú)差異相位”旋轉(zhuǎn)波同步的簡(jiǎn)單的事。
使用‘超頻’以不僅產(chǎn)生分頻而且產(chǎn)生用于各種應(yīng)用中的對(duì)于參考時(shí)鐘而相位對(duì)準(zhǔn)的任意波形。
傳統(tǒng)U0時(shí)鐘——例如脈沖時(shí)鐘。
全局低頻時(shí)鐘(例如超高速緩沖儲(chǔ)存器(Cache)、長(zhǎng)程平行總線(xiàn))。
允許替代激活“去時(shí)滯(deskew)”機(jī)制。
數(shù)字受控提前/延遲相位?！徊?zhèn)鲗?dǎo)電流峰值。
任意重復(fù)波形——可能為高/低周期、分級(jí)(fractional)N。
給出包括測(cè)試時(shí)鐘等等的高端處理器的所需特征。
給出用于SERDES(Serial/Deserial)的高速相位鎖定外圍時(shí)鐘。
來(lái)自主時(shí)鐘來(lái)的用于A(yíng)LU等等的局部高速計(jì)時(shí)。
布局技術(shù)。
先前關(guān)于RTWO結(jié)構(gòu)的描述已經(jīng)廣泛使用了位于用于頻率控制、旋轉(zhuǎn)反相偏離等等的RTWO傳輸線(xiàn)路徑中的分布組件，諸如背-背反相器、切換電容器、可變電抗器等等。
在此應(yīng)用中，此等件隨波形產(chǎn)生組件成為模塊化架構(gòu)，我們稱(chēng)為“二進(jìn)制波形區(qū)塊”(Binary Waveshaping Block)(BWB)。該架構(gòu)使得RTWO無(wú)需改變根本的方法即可適用于在當(dāng)今工業(yè)中使用的寬范圍的電流VLSI同步計(jì)時(shí)方法。
直接在不全部由此方法實(shí)現(xiàn)的2相非重疊鎖存類(lèi)型中使用RTWO波有著固有的優(yōu)勢(shì)，并且預(yù)期為新組件的純RTWO計(jì)時(shí)及分級(jí)計(jì)時(shí)混合使用將是多頻環(huán)境中最好的折衷方法。

發(fā)明內(nèi)容
無(wú)
具體實(shí)施例方式


圖1架構(gòu)代表性VLSI芯片與RTWO傳輸線(xiàn)及明顯反相器一起展示。
REFCLK輸入——將用以使芯片上RTWO系統(tǒng)與在此管腳提供的外部參考頻率精確同步。
在左側(cè)展示相位鎖定“同步帶”點(diǎn)。其在先前申請(qǐng)案中已經(jīng)得以描述且其允許在RTWO芯片之間通過(guò)硬鎖來(lái)實(shí)現(xiàn)相位鎖定。[PLL類(lèi)對(duì)準(zhǔn)的另一方法作為另一解決方法沒(méi)有被忽略]。
在芯片的中央展示了兩個(gè)區(qū)塊。
BWBO此為對(duì)于芯片的主要“二進(jìn)制波形區(qū)塊”。
其提供Qn及*Qn多循環(huán)同步信號(hào)源(進(jìn)一步參見(jiàn)下文及圖2)。
FILL鎖頻回路。
此電路確保芯片的主工作頻率為閉環(huán)控制回路，其恰為可來(lái)自外部系統(tǒng)標(biāo)準(zhǔn)(如石英晶體)的輸入REF CLK的幾倍。
實(shí)際上，若RTWO的頻率高于(REF_CLK xX)，則通過(guò)可變電抗器或切換電容器控制將其減小直到其精確地鎖定頻率為止。下文將進(jìn)一步描述詳細(xì)的運(yùn)行。
AbsentPLL理論上，使用PLL及相位頻率比較器可將頻率及相位控制到外部參考慮。實(shí)際上，尤其當(dāng)其經(jīng)過(guò)且然后越過(guò)芯片時(shí)在REF_CLK上的相位存在很多不確定性，以至于作為相位參考其沒(méi)有用處。
使用硬線(xiàn)鎖定(在先前申請(qǐng)案中說(shuō)明)或通過(guò)使用隱含相位信息，例如通過(guò)檢測(cè)輸入NRZ數(shù)據(jù)流的邊沿并且調(diào)節(jié)RTWO環(huán)的相位(經(jīng)過(guò)可變電抗器控制)直到數(shù)據(jù)取樣同步為止，可以達(dá)成在RTWO與外部相位之間的相位鎖定。[TBD]多倍全局、分頻時(shí)鐘此架構(gòu)的目的在于產(chǎn)生與芯片周?chē)l率及相位彼此相關(guān)的時(shí)鐘。主RTWO計(jì)時(shí)陣列給出了在歸因于在傳輸線(xiàn)上的脈沖組合機(jī)制的用于360度相位的芯片上的所有點(diǎn)之間的精確相位關(guān)系——參見(jiàn)JSSC paper。
其中，多循環(huán)事件待同步化(例如產(chǎn)生頻率為主RTWO頻率1/10的時(shí)鐘)，不僅為需要在多循環(huán)中執(zhí)行序列的序列狀態(tài)機(jī)，而且由于此/N時(shí)鐘應(yīng)與芯片上其它/N時(shí)鐘的相位對(duì)準(zhǔn)，必須為保持狀態(tài)機(jī)的狀態(tài)同步，直到其均經(jīng)歷狀態(tài)0的全局同步信號(hào)。
一個(gè)明顯的方法為在芯片周?chē)鷮?duì)每個(gè)傳送時(shí)鐘分布全局‘同步’線(xiàn)——但此線(xiàn)需要設(shè)計(jì)為以具有主RTWO的時(shí)鐘循環(huán)的一部分時(shí)滯的精確定時(shí)而經(jīng)過(guò)整個(gè)芯片。此僅是與產(chǎn)生常規(guī)H樹(shù)時(shí)鐘一樣困難的問(wèn)題，而且不可行。
作為代替，我們建議在形成回路前完成序列時(shí)使BWB區(qū)塊中的各個(gè)狀態(tài)機(jī)向相鄰元素發(fā)出信號(hào)。因此發(fā)信號(hào)的距離很短。實(shí)際上，各個(gè)BWB向其相鄰元素發(fā)出信號(hào)在下一RTWO循環(huán)(或1/2循環(huán))其將使‘回路’變?yōu)闋顟B(tài)0，所接收的BWB將作為在其下一RTWO時(shí)鐘邊沿變?yōu)闋顟B(tài)0的命令，以最終確保在芯片上所有BWB狀態(tài)同步。
(歸因于此的能量消耗很低，頻率為小于RTWO頻率的Nx且負(fù)載電容僅為在各個(gè)BWB處的一對(duì)接收器門(mén)電路。)此方法的缺陷在于其在整個(gè)芯片使其多循環(huán)狀態(tài)機(jī)同步以減輕此時(shí)其進(jìn)行Nx(BWB的數(shù)目)RTWO時(shí)鐘循環(huán)，可能會(huì)從主要BWB“扇出”以驅(qū)動(dòng)來(lái)自各個(gè)BWB的4個(gè)相鄰元素。
所有此邏輯的結(jié)果在于存在“全局”，意即，可用次數(shù)的芯片寬度序列(或RTWO循環(huán))，其允許在整個(gè)芯片上的同步響應(yīng)的邏輯的速率比f(wàn)RTWO低。
BWB電路詳情從序列發(fā)生器/狀態(tài)機(jī)輸出的Qn及*Qn執(zhí)行圖L的此功能。并且其在BWB區(qū)塊之間的嵌入串行鏈上可見(jiàn)。
Qn及*Qn是在序列發(fā)生器內(nèi)的回路的最終狀態(tài)的實(shí)情及補(bǔ)充。
圖2展示了兩可能的序列發(fā)生器狀態(tài)機(jī)的波形。該機(jī)器可為簡(jiǎn)單的具有輸出邏輯以產(chǎn)生最終狀態(tài)(即N-1)/N計(jì)數(shù)器，或“單觸發(fā)(One-Hot)”AKA“移動(dòng)點(diǎn)”狀態(tài)機(jī)，其中最終狀態(tài)為確切的輸出。
圖2a展示了具有“后進(jìn)先出”輸入及“后出先進(jìn)”輸出的/N計(jì)數(shù)器，其允許通過(guò)在BWB中的先前/N計(jì)數(shù)器而使其同步，且允許其在使用其后出的隨后的BWB中使下一個(gè)/N計(jì)數(shù)器同步。
恰在該/N計(jì)數(shù)器回到內(nèi)部為零前，后出先進(jìn)計(jì)數(shù)升高。
后進(jìn)先出為寄存輸入，其在邏輯高時(shí)強(qiáng)制計(jì)數(shù)器在其下一詞計(jì)數(shù)開(kāi)始時(shí)變?yōu)?。
序列可用以產(chǎn)生任意波形。在最簡(jiǎn)單的情況下，/N計(jì)數(shù)器為序列發(fā)生器，當(dāng)給其全部N時(shí)鐘脈沖時(shí)，其給出0→1→0的輸出序列。
任意波形可使用與門(mén)電路及輸出緩沖器耦合的N狀態(tài)序列發(fā)生器(“單觸發(fā)編碼器”或“移動(dòng)點(diǎn)”)來(lái)制作更通用目的的時(shí)鐘波形發(fā)生器。
此對(duì)該/N計(jì)數(shù)器具有簡(jiǎn)單多循環(huán)同步化系統(tǒng)并且先前已討論過(guò)，其使用*SYNC及SYNC輸入以接收來(lái)自前一級(jí)的*Qn及Qn輸入并且向下一級(jí)輸出其自身的*Qn及Qn。
注意同步化為N時(shí)鐘同步，存在視BWB區(qū)塊在RTWO線(xiàn)上的位置而定的循環(huán)內(nèi)的相位偏移。
在圖2b中展示了基于序列發(fā)生器的“移動(dòng)點(diǎn)”的結(jié)構(gòu)圖及計(jì)時(shí)序列。
主BWB(BWBO)與其它BWB不同，由于其經(jīng)由MUX自其輸出產(chǎn)生其自身的反饋。
若需要[當(dāng)連接至芯片上或ofd芯片微處理器時(shí)]，MUX的選擇允許在序列長(zhǎng)度上程序化的變化。
一種制作此移動(dòng)點(diǎn)寄存器的方法是使用移位寄存器組件。如圖3所示，另一種方法是使用專(zhuān)用邏輯。說(shuō)明雙“移動(dòng)點(diǎn)”發(fā)生器以獲得真實(shí)信號(hào)且使在輸出Q0…Q9.5上的單觸發(fā)信號(hào)編碼單觸發(fā)反相。
此實(shí)例給出一20位(bit)的序列，且系統(tǒng)地裝載RTWO線(xiàn)A及B。
該狀態(tài)提前于RTWO時(shí)鐘信號(hào)的每一1/2循環(huán)(即旋轉(zhuǎn))。圖4展示用來(lái)組成圖3的帶的一位“移動(dòng)點(diǎn)”組件的內(nèi)部組件。
*SYNC及SYNC等于在圖式左側(cè)的信號(hào)，Qn及*Qn等于在右側(cè)的信號(hào)Q9.5及*Q9.5。
使用“移動(dòng)點(diǎn)”序列的波發(fā)生器比/N計(jì)數(shù)器更具有靈活性。
可用具有由RTWO時(shí)鐘周期的分辨率％數(shù)字化界定的邏輯高及邏輯低時(shí)間的任意波形。
圖5給出一電路，其與移動(dòng)點(diǎn)發(fā)生器輸出對(duì)接以按照高分辨率RTWO1/2周期數(shù)字地設(shè)定輸出時(shí)鐘波形(CLK_ARB)的“開(kāi)”及“關(guān)”時(shí)間。經(jīng)由圖6所示的緩沖器。
在SET寄存器中的“1”將開(kāi)啟在移動(dòng)點(diǎn)序列中的該序列的CLK_ARB輸出。相似地，在RESET寄存器中的“0”關(guān)斷在該序列中該時(shí)刻的輸出。CLK_ARB可在每RTWO周期的最大值處轉(zhuǎn)換一次且在每RTWO周期/N序列長(zhǎng)度轉(zhuǎn)換一次，最小給出了對(duì)20點(diǎn)序列發(fā)生器的fRTWO/10的頻率(兩次轉(zhuǎn)換)范圍。CLK ARB的靈活性來(lái)源于可編程能力。
可通過(guò)設(shè)定狀態(tài)改變的全局序列數(shù)字而調(diào)節(jié)頻率。
邏輯高時(shí)間(high time)、邏輯低時(shí)間(low time)可獨(dú)立設(shè)定——此有助于脈沖時(shí)鐘。
去時(shí)滯。邏輯高周期及邏輯低周期的開(kāi)端的可編程全局序列數(shù)字可對(duì)在BWB中的各個(gè)時(shí)鐘單獨(dú)編程。
有效地允許對(duì)RTWO周期的分辨率％(例如50pS@10GHz RTWO頻率)可編程去時(shí)滯分辨率。
選通?？赡軙?huì)關(guān)斷選通時(shí)鐘可產(chǎn)生選通及其它特定非標(biāo)準(zhǔn)同步信號(hào)且其將全局同步。
可對(duì)各個(gè)BWB局部產(chǎn)生一個(gè)以上的CLK_ARB，對(duì)各個(gè)產(chǎn)生的獨(dú)立時(shí)鐘必須重制造SET及RESET與緩沖器電路。
BWB序列可為任何所需要的長(zhǎng)度，其視所需要的最小頻率而定，并非所有BWB需要具有同樣的序列長(zhǎng)度(當(dāng)長(zhǎng)20的序列發(fā)生器鏈結(jié)至長(zhǎng)10的序列發(fā)生器時(shí)，可使用OR門(mén)(或門(mén))來(lái)分發(fā)在中間點(diǎn)的SYNCH脈沖)。
當(dāng)使用BWB時(shí)，可在對(duì)于傳統(tǒng)應(yīng)用的減小的頻率時(shí)鐘率處近似地對(duì)真實(shí)單項(xiàng)計(jì)時(shí)逼近。
任意(重新建構(gòu))的波形邊沿與RTWO波的局部到達(dá)同步。對(duì)于常規(guī)、規(guī)則RTWO回路陣列，其具有360度，需要在RTWO上的邊沿的2次旋轉(zhuǎn)(每次旋轉(zhuǎn)180度)，在回路上的最遠(yuǎn)兩點(diǎn)之間的異步度的最高水平(對(duì)角線(xiàn)上相對(duì)的半角彼此相差一個(gè)旋轉(zhuǎn))即在Foverclock相差90度(一個(gè)循環(huán))指定在RTWO上的單點(diǎn)個(gè)為“相位角零”點(diǎn)；你將會(huì)發(fā)現(xiàn)通過(guò)使用*CLK或CLK線(xiàn)，任何其它點(diǎn)在相位誤差上不可能超過(guò)+1至90度(例如從+90移到+95 o點(diǎn)，你可使用其它相位且此+95度變?yōu)?85度)。
在IOGM處，此為+1至25pS，代表在10％典型時(shí)滯預(yù)算內(nèi)的1GHz“虛單相”時(shí)鐘的+1至2.5％。
誤差穩(wěn)定且可計(jì)算而且可通過(guò)向最小延遲增加時(shí)間來(lái)防止任何競(jìng)態(tài)條件而解釋。相位已熟知的事實(shí)使得其比隨機(jī)時(shí)滯變化的適配器(fitter)容易處理。
BWB通過(guò)內(nèi)接線(xiàn)(interwiring line)而彼此同步，內(nèi)接線(xiàn)來(lái)自在串行鏈形式中供應(yīng)下一級(jí)*SYNC SYNCH輸入的一級(jí)Qn輸出。
受控時(shí)鐘門(mén)電路及有序關(guān)閉涉及不能確定Qn*Qn來(lái)自主要的BWB。
在反轉(zhuǎn)至起始的過(guò)程中，BWB將會(huì)順次停止(由于其SYNCH脈沖停止)。
或者單個(gè)BWB可改變其序列數(shù)據(jù)，允許實(shí)施新的波形、相位、頻率變化。
速度改變涉及將新數(shù)據(jù)載入SEQ_CTRL寄存器，其在計(jì)數(shù)#0或任何其它適當(dāng)?shù)挠?jì)數(shù)前得到更新。
在獲得序列后，用于不同序列數(shù)據(jù)的陣列存儲(chǔ)待載入(有效地延長(zhǎng)了序列)。
BWB及序列發(fā)生器也可用于產(chǎn)生特定時(shí)鐘，例如同步交換信號(hào)、選通脈沖等等。
絕熱時(shí)鐘的產(chǎn)生～圖7、圖8(替換圖5及圖6)因?yàn)楫?dāng)行波繞閉合路徑行進(jìn)時(shí)，電(電容性)及磁性(電感性)能量重新使用，所以RTWO信號(hào)的節(jié)約能量。當(dāng)RTWO回路應(yīng)用于VLSI尺寸時(shí)，其傾向于產(chǎn)生非常高的頻率。
為支持傳統(tǒng)的界面及時(shí)鐘頻率，先前已提到對(duì)于RTWO的頻率劃分(即將時(shí)鐘頻率劃分以產(chǎn)生另一更低的時(shí)鐘頻率)。
很不幸，如剛才所述的常規(guī)分頻器及緩沖器并不絕熱，即其在驅(qū)動(dòng)負(fù)載電容器時(shí)耗散能量。
此部分描述了絕熱分頻的原理。然而，可能涉及其它選擇來(lái)降低RWTWO。
制作更高的電感值來(lái)降低該線(xiàn)路。增大負(fù)載電容來(lái)降低該線(xiàn)路。
在區(qū)域的周?chē)袄p繞”RTWO線(xiàn)路的多回路以延伸傳輸線(xiàn)長(zhǎng)度而維持周長(zhǎng)。
本文概述的絕熱分頻器給出另一‘降速’可選擇。在諸如RTWO的脈沖傳輸線(xiàn)系統(tǒng)中，線(xiàn)電流為前向行進(jìn)‘邊沿’而對(duì)分布電容充電。能夠控制此等電流從而以頻率與主回路頻率相關(guān)的同步頻率來(lái)對(duì)其它電容充電及放電且因此產(chǎn)生低頻率。
RTWO線(xiàn)不“了解”該差別。
在實(shí)際中，此很難采用除非?，F(xiàn)代的(0.18u或更小)CMOS工藝的其它任何有效方式來(lái)達(dá)成。
原理所使用的原理(參見(jiàn)圖8)為觀(guān)察頻率F的2相時(shí)鐘在頻率F/N處可分為(2*N)相。
簡(jiǎn)單實(shí)例將2相4GHz時(shí)鐘分為4相2GHz的時(shí)鐘。
表1，在序列中切換操作在此循環(huán)起始轉(zhuǎn)換期間計(jì)數(shù)切換在運(yùn)行中*可選0A-J，B-L，*A-M，*B-K
0.5A-M，B-K，*A-L，*B-J1 A-L，B-J，*A-K，*B-M1.5A-&B-M，*A-J，*B-L切換由“單觸發(fā)”狀態(tài)機(jī)控制，其與對(duì)BWB所述相類(lèi)似，但此處僅為4狀態(tài)機(jī)。
*視需要，上述晶體管可在先前穩(wěn)定狀態(tài)(高峰水平)激活以允許晶體管在下一邊沿發(fā)生之前的導(dǎo)通時(shí)間，并且此意味著晶體管在安靜時(shí)變化(turn)，且具有較低的損耗。
并入標(biāo)記有“邏輯”的單元將簡(jiǎn)單門(mén)電路以達(dá)成在上表中的*項(xiàng)需要的額外輸出選通。無(wú)此選擇，輸出0、0.5…1.5僅直接驅(qū)動(dòng)用于正交輸出的NMOS晶體管的一或多個(gè)門(mén)電路。
采用正交信號(hào)序列無(wú)特殊原因(圖8的左手側(cè))而且可產(chǎn)生任何數(shù)目相位的任何序列。僅有的限制為(理想地)RTWO時(shí)鐘的各個(gè)邊沿每次應(yīng)切換至相同的電容。
一種可用的形式為在計(jì)時(shí)圖的右側(cè)展示的“one hot”計(jì)時(shí)機(jī)制。盡管在MOSFET及RTWO傳輸線(xiàn)導(dǎo)體的‘開(kāi)啟’電阻散失I^2R的能量，但是在J、K、L、M產(chǎn)生的此等時(shí)鐘信號(hào)能夠絕熱地驅(qū)動(dòng)電容，即不受CV^2F能量的影響。
理論上，可自任何時(shí)鐘絕熱地獲得切換晶體管柵極電容，因此此不會(huì)引起能量損耗。
用于主RTWO線(xiàn)的有效電容因?yàn)樵谌魏螘r(shí)刻，RTWO(微分地)對(duì)兩串聯(lián)電容充電，所以在各個(gè)該/2頻率輸出相位的電容性負(fù)載為C慢(代表邏輯負(fù)載電容)，然后在RTWO出現(xiàn)用于分析速率及阻抗的微分電容為C_慢/2。RTWO線(xiàn)照常運(yùn)行，未察覺(jué)‘分相’在絕熱分頻器處(在環(huán)的任何地方可為任意數(shù)目的分頻器)產(chǎn)生——其看起來(lái)僅照常驅(qū)動(dòng)電容。
上述說(shuō)明考慮了局部電容性負(fù)載的驅(qū)動(dòng)。
另外或其它，時(shí)鐘可驅(qū)動(dòng)其它傳輸線(xiàn)(例如)以對(duì)遠(yuǎn)端位置驅(qū)動(dòng)“單觸發(fā)”脈沖時(shí)鐘。
實(shí)際上，J、K、L或M時(shí)鐘充當(dāng)在RTWO線(xiàn)能量上的支路且對(duì)于低反射能量流需要阻抗匹配。(同樣條件適用于電容，即RTWO線(xiàn)應(yīng)在序列的各個(gè)部分看到相同的阻抗)能量的重組多相頻率分頻時(shí)鐘固有地為雙向的且能夠以任意方向在JKLM及RTWO A、B之間傳遞能量。
有趣的是，JKLM抽頭傳輸線(xiàn)的‘遠(yuǎn)端’可使用在另一BWB的JKLM相位點(diǎn)而組合于RTWO線(xiàn)的另一位置。序列數(shù)字全局同步且對(duì)于MOSFET切換將校正計(jì)時(shí)以從任一JKLM向RTWO線(xiàn)發(fā)送信號(hào)。[阻抗匹配及計(jì)時(shí)考慮因素應(yīng)用]。
此處所展示的JKLM的相位機(jī)制的另一使用將使其在兩相F RTWO回路與4相回路之間(Twn纏繞在周邊替代性方法)的1/2 F回路(同步)。(能量可在其間流動(dòng)且可使其一起同步)。
掃描(SCAN)測(cè)試在BWB結(jié)構(gòu)圖(圖1b)內(nèi)展示了掃描測(cè)試區(qū)塊。標(biāo)準(zhǔn)JTAG邊界掃描移位寄存器系統(tǒng)可與所建議的全局串行數(shù)據(jù)界面兼容，允許掃描鏈?zhǔn)竭壿嬕怨蚕硐嗤珼AT入/出、SCLK總線(xiàn)作為另一BWB組件。
FLL頻率鎖定回路為使無(wú)PLL的RTWO芯片的陣列與其所有的不穩(wěn)定性、帶寬及區(qū)域等問(wèn)題同步。
每一VLSI芯片僅需要單個(gè)FLL控制器。
先前應(yīng)用描述了在芯片之間的被動(dòng)式傳輸線(xiàn)鏈路如何能夠使在其上的相同頻率RTWO同步。
如果在該等環(huán)之間的差異很小，則在芯片之間的弱(即＞＞Z環(huán))相干鏈路將兩芯片連在一起。
使初始頻率差別很小是剩余的議題。
鎖頻是一種好方法。
使用鎖頻回路——由上序/下序計(jì)數(shù)器制作的非常簡(jiǎn)單的裝置——或可使用高精度電荷泵電路。
REF_CLK可來(lái)自外部低頻F參考——F-int可來(lái)自RTWO時(shí)鐘/N。
相位不重要，因此邊沿率等延遲沒(méi)有關(guān)系，你無(wú)需試圖且控制相位，僅F。
使用電容或可變電抗器來(lái)控制RTWO頻率使用INNERMOST(圖1中心展示)RTWO環(huán)(從鎖頻連接處的周邊最遠(yuǎn)處)來(lái)測(cè)量及鎖定RTWO頻率。
此環(huán)將或多或少獨(dú)立于在輸入遠(yuǎn)端環(huán)的異步信號(hào)上的頻率的效應(yīng)。
隨著多RTWO芯片的最內(nèi)環(huán)以相等的頻率運(yùn)行，對(duì)于外部世界沒(méi)有絕對(duì)較佳的相位(畢竟其在旋轉(zhuǎn))，因此易于使其相位與介入信號(hào)同步——將由于旋轉(zhuǎn)而損耗能量直至完全同步為止。
越接近同步，能量損耗越少——預(yù)防措施弱鏈結(jié)受滑移量的影響——除非存在許多鏈結(jié)，否則RTWO必須非常穩(wěn)固。
注意上述僅以一個(gè)頻率工作——由芯片傳輸線(xiàn)關(guān)斷時(shí)間確定。——為固定此頻率，也可使用外部RTWO安培型裝置來(lái)調(diào)整該等線(xiàn)——但使整體協(xié)調(diào)變得棘手。
FLL系統(tǒng)詳情(許多可能的方法中的)兩種方法。(1)雙電荷泵——一個(gè)將電流泵入，另一個(gè)將其泵出?！?zhǔn)——以相同時(shí)鐘驅(qū)動(dòng)兩泵，且調(diào)整直至無(wú)輸出為止——需要多路上序/下序計(jì)數(shù)器。
參考″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger，Wiley，1981 ppv，第77-92頁(yè)。
方法1電荷泵頻率控制器。(電荷泵fcomp.ps)圖9。
目的為將RTWO的頻率鎖定為外部參考頻率的若干倍。
比較兩頻率且輸出與該等頻率之間的差值成比例的控制信號(hào)以控制應(yīng)用于RTWO線(xiàn)的可變電抗器(或切換電容)以調(diào)制旋轉(zhuǎn)時(shí)間，及因此的頻率。
非相位鎖定回路/N計(jì)數(shù)器用于將RTWO頻率劃分為較低的頻率用于匹配低速外部參考F。如果為全速參考，則以低頻進(jìn)行頻率比較以緩和參考時(shí)鐘的分布難以控制。
反相器IA、I1、IB、I2-CMOS反相器(P信道/N信道)——自電源VDD供電，0V功能——在F1頻率的各個(gè)循環(huán)中，等于C1*VDD的電荷被用泵送至電流鏡P1?！贔2頻率的各個(gè)循環(huán)中，等于C2*VDD的電荷被用泵送至電流鏡P2。
當(dāng)頻率相等時(shí)，上述兩電流的電流值(電荷*頻率)將相等(由于C1＝C2)。
在此狀況下，匹配的晶體管P1、P2將強(qiáng)制零電流流向P2漏極，保持電壓“VARACTORV″穩(wěn)定。
在頻率中的失配引起P1、P2電流的失配，且″VARACTORV″將以一方向及與頻率的失配成比例的數(shù)量擺動(dòng)。
此調(diào)整可變電抗器的電壓，及因此的RTWO頻率以將RTWO頻率恢復(fù)為低速參考elk的幾倍。
此為原理上的描述，其可應(yīng)用于在此項(xiàng)技術(shù)中中熟知的其它電荷泵機(jī)制。
在上述電路中，能夠通過(guò)使用MUM將F1及F2輸入發(fā)送至相同REF時(shí)鐘而進(jìn)行校準(zhǔn)。在此情況下，自偏移點(diǎn)VDD/2伏特應(yīng)該沒(méi)有VARACTORV的輸出漂移。CAL h及CAL l是具有經(jīng)修改的臨限值的反相器，該等反相器可由狀態(tài)機(jī)讀取以確定頻率比較器為精確的。通過(guò)許多方法能夠?qū)崿F(xiàn)自我調(diào)整，例如通過(guò)使用熟知的切換電容的方法改變C1或C2電容(二進(jìn)制加權(quán))——或通過(guò)將可編程偏移電流添入P1或P2漏極電流中。
可預(yù)期0.1％的精確度，而且此足以允許在用于RTWO的被動(dòng)式鏈路上的硬線(xiàn)相位鎖定(在更早的專(zhuān)利申請(qǐng)案中描述過(guò))。
方法2數(shù)字計(jì)數(shù)器系統(tǒng)(計(jì)數(shù)器fcomp.ps)圖10參考案″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger，Wiley，1981 ppv，第77-92頁(yè)。
上述所引用的參考案概述了一種對(duì)于DC電機(jī)速度控制使用數(shù)字上序/下序計(jì)數(shù)器來(lái)比較頻率的實(shí)際方法。控制作為主要回路變量的頻率的方法給出了比具有臨界穩(wěn)定性的相位/頻率檢測(cè)器系統(tǒng)更穩(wěn)定的回路。
操作直截了當(dāng)。設(shè)計(jì)具有UP及DOWN時(shí)鐘的二進(jìn)制計(jì)數(shù)器。UP時(shí)鐘來(lái)自頻率F1，且DOWN時(shí)鐘來(lái)自F2。
當(dāng)頻率匹配時(shí)，計(jì)數(shù)器得到其計(jì)數(shù)值的凈零增量或減量且改變大約相同的值。
DAC(數(shù)字模擬轉(zhuǎn)換器)及控制回路(在此狀況下為RTWO頻率的可變電抗器控制)的增加強(qiáng)制計(jì)數(shù)器在值0附近變動(dòng)。
使用2′s補(bǔ)碼符號(hào)的8位計(jì)數(shù)器給出+127至-128的信號(hào)，其DAC與輸出電流成比例以直接或經(jīng)由模擬積分器來(lái)驅(qū)動(dòng)VARACTORV。
可變電抗器微調(diào)可達(dá)成+/-20％的頻率變化，但使用切換電容可達(dá)成更大的調(diào)節(jié)范圍[見(jiàn)圖16]。數(shù)字比較器區(qū)塊及計(jì)數(shù)器2的增加可在可變電抗器獨(dú)自工作不足以達(dá)成鎖頻時(shí)補(bǔ)充可變電抗器控制。計(jì)數(shù)器2的操作控制了分布于芯片周?chē)那袚Q電容陣列——其值分布至使用移位檢測(cè)器機(jī)制的所有BWB區(qū)塊。
二進(jìn)制比較器的設(shè)計(jì)使得計(jì)數(shù)器2的增量或減量無(wú)論誤差計(jì)數(shù)器(計(jì)數(shù)器1)在何時(shí)輸出都分別大于8或-8(任意選擇)。此選擇更大或更小的增加至RTWO線(xiàn)中的二進(jìn)制加權(quán)電容以使頻率處于可變電抗器微調(diào)控制可完全封閉回路的范圍內(nèi)。
圖11至圖16廣泛地展示了在整篇文章中涉及的區(qū)塊的組件詳情(見(jiàn)以下描述)。
文件清單TurboCadhier0.tcw——主結(jié)構(gòu)圖hier2.tcw——用于對(duì)任意(非絕熱)時(shí)鐘發(fā)生器的“開(kāi)通”時(shí)間及“關(guān)斷”時(shí)間(以饋給緩沖器)數(shù)字化設(shè)定的機(jī)制X電路
adiab_1_sch.ps——絕熱4相發(fā)生器的組件(也可參見(jiàn)adiab_1.sda)buffer_block.ps——具有獨(dú)立輸入以控制交叉?zhèn)鲗?dǎo)的非絕熱CMOS緩沖器chargepump fcomp.ps——電荷泵頻率比較方法counter_fcomp.ps——頻率比較的數(shù)字上序/下序計(jì)數(shù)器方法moving_spot_reg.ps——一種制作“移動(dòng)點(diǎn)”寄存器的方法spotmove elem.ps——基本移動(dòng)點(diǎn)組件XA.ps的擴(kuò)展切換尺寸反相器單元(數(shù)字控制)XB.ps——選通單元(在無(wú)SCLK的情況下自動(dòng)產(chǎn)生選通)XC.ps——移位寄存器(一位)XD.ps——閉鎖單元(用于保持具有閘的移位寄存器)XE.ps——用于數(shù)字尺寸RTWO反相器單元的完全單元(背-背(back-back))XF.ps——用于數(shù)字控制切換RTWO電容的完全單元XG.ps——切換電容(一位)Starofficeadiab_1.sda——可絕熱產(chǎn)生的可能存在的4相時(shí)鐘信號(hào)序列fdiv_1.sda——/N計(jì)數(shù)器區(qū)塊及“移動(dòng)的圖樣英國(guó)專(zhuān)利申請(qǐng)案第0214850.0號(hào)以下所參考的圖式為在本申請(qǐng)案的圖式的第18/53至20/53張展示的圖式。
在專(zhuān)利申請(qǐng)案PCT/GB00/00175中包含了用于與涉及旋轉(zhuǎn)計(jì)時(shí)及RTWO、ROA的旋轉(zhuǎn)計(jì)時(shí)或其它絕熱時(shí)鐘源背景材料的高性能動(dòng)態(tài)計(jì)時(shí)邏輯系列，該專(zhuān)利申請(qǐng)案以引用的方式完全并入本文中。
背景在CMOS VLSI上的邏輯電路可劃分為靜態(tài)或動(dòng)態(tài)的。
靜態(tài)邏輯靜態(tài)邏輯門(mén)電路是常規(guī)的。其使用互補(bǔ)型裝置——N通道給出邏輯0輸出，P通道給出邏輯1輸出。對(duì)于時(shí)鐘無(wú)需執(zhí)行邏輯操作，但對(duì)于俘獲邏輯操作的結(jié)果并且對(duì)其進(jìn)行排序的鎖存器需要時(shí)鐘。
圖1a為常規(guī)靜態(tài)CMOS與非門(mén)電路[別處需要的鎖存器及時(shí)鐘未圖示]動(dòng)態(tài)邏輯動(dòng)態(tài)電路在其評(píng)估路徑中僅使用N通道裝置且因此通常僅能夠輸出邏輯0。使用時(shí)鐘電路對(duì)輸出‘預(yù)充電’為1來(lái)確定邏輯1值，其在可能的0輸出前初始化輸出。
僅使用N通道裝置的優(yōu)點(diǎn)在于其具有2至3倍之間更好的電子遷移率且因此對(duì)于給定的切換驅(qū)動(dòng)能力給出了更低的輸入電容。
動(dòng)態(tài)(或如已知的計(jì)時(shí)邏輯)具有很長(zhǎng)的歷史。
盡管被CMOS(P信道&N信道)靜態(tài)邏輯電路大量替代，但動(dòng)態(tài)電路能夠在性能最大化為主要需求的場(chǎng)合使用。
動(dòng)態(tài)邏輯電路的許多形式具有固有的存儲(chǔ)器且因此通常在動(dòng)態(tài)邏輯系統(tǒng)中通常無(wú)需鎖存器。
圖1b常規(guī)動(dòng)態(tài)CMOS與非門(mén)電路，其輸出在CLK為低時(shí)預(yù)充電至VDD，且僅在CLK變高時(shí)變低且兩邏輯輸入也為高(由于與非功能)。
邏輯電路另一種劃分為絕熱及非絕熱。
非絕熱此等是常規(guī)的，其中用于邏輯評(píng)估及輸出的能量來(lái)自電源干線(xiàn)(power supplyrail)。每次當(dāng)邏輯轉(zhuǎn)換發(fā)生時(shí)，耗費(fèi)在對(duì)輸出及互連加以充電之能量會(huì)被浪費(fèi)掉，其實(shí)際上就如因?qū)ξ⑿碗姵匾粯拥爻潆?，然后每一循環(huán)使用短路使其放電。能量與C*V^2*F相關(guān)且在GHZ頻率下甚至很小電容將導(dǎo)致巨大的能量浪費(fèi)。
絕熱用于邏輯評(píng)估及輸出驅(qū)動(dòng)的能量來(lái)自“可逆”能量源且在邏輯切換中所涉及的電容的充電通過(guò)電壓源(例如正弦波時(shí)鐘)而漸進(jìn)地進(jìn)行，該電壓源通常接近于正進(jìn)行充電或放電的電容上的瞬時(shí)電壓。
漸進(jìn)的或絕熱充電引起可恢復(fù)能量轉(zhuǎn)移。能量?jī)H在邏輯電路/互連與時(shí)鐘能量之間移動(dòng)。
因?yàn)槠渥詾榻^熱電壓源/電荷源/轉(zhuǎn)儲(chǔ)器的RTWO電路獲得能量，所以圖1c可能為絕熱邏輯門(mén)電路，。
原則上，旋轉(zhuǎn)時(shí)鐘能夠以比正弦波或諧振電路更高的速度及效率對(duì)任何已知的時(shí)鐘供能邏輯電路提供能量。
動(dòng)態(tài)、絕熱、旋轉(zhuǎn)時(shí)鐘邏輯系列。
基本原理動(dòng)態(tài)邏輯是最高性能的邏輯技術(shù)，絕熱邏輯電路能量消耗最低，旋轉(zhuǎn)時(shí)鐘技術(shù)是性能最高的絕熱定時(shí)信號(hào)發(fā)生器。
將此三種屬性組合起來(lái)將給出任何同步邏輯電路系統(tǒng)的能夠達(dá)到的最佳的能量/性能，而且本說(shuō)明的其余部分概述了此邏輯系列，我們稱(chēng)之為DARL(動(dòng)態(tài)、絕熱、旋轉(zhuǎn)時(shí)鐘邏輯系列)。
DARL邏輯電路由旋轉(zhuǎn)時(shí)鐘網(wǎng)路排序及增能。旋轉(zhuǎn)時(shí)鐘具有以高頻方波驅(qū)動(dòng)相當(dāng)大的電容卻由于固有的循環(huán)方法而不會(huì)招致CV^2F能量消耗的不尋常能力。
DARL邏輯電路將此節(jié)能優(yōu)點(diǎn)擴(kuò)展至邏輯電路評(píng)估及信號(hào)互連電容驅(qū)動(dòng)。如果實(shí)際中可達(dá)成此優(yōu)點(diǎn)，則極有可能消除典型VLSI芯片的大部分能量消耗。
損耗由在RTWO線(xiàn)上的有源電路補(bǔ)償，其補(bǔ)償時(shí)鐘及數(shù)據(jù)互連損耗。
電路說(shuō)明圖2與/與非門(mén)電路隨后為緩沖器/反相器此邏輯系列的根本概念在于通過(guò)基于輸入信號(hào)的邏輯組合的N通道晶體管將旋轉(zhuǎn)時(shí)鐘能量絕熱地發(fā)送至輸出電容。具有旋轉(zhuǎn)時(shí)鐘線(xiàn)的一個(gè)或其余輸出晶體管給出在RTWO可見(jiàn)的均勻電容性負(fù)載。
對(duì)于簡(jiǎn)單反相器/緩沖器，如果輸入為邏輯1則CLK發(fā)送至輸出Q，而且如果輸入為邏輯0則發(fā)送至*Q。
邏輯真及補(bǔ)碼輸入及輸出是邏輯系列的特征。
各個(gè)門(mén)電路的電路主要可見(jiàn)特征為輸入取樣器或電阻器具有本針門(mén)電容的N通道晶體管邏輯路徑1邏輯路徑2互連或輸出電容在取樣器后在輸入上的可選額外存儲(chǔ)電容在電阻器代替取樣器的狀況下，門(mén)驅(qū)動(dòng)電容不完全絕熱驅(qū)動(dòng)。為恢復(fù)很小的能量損失，此處將需要衍生相位[如來(lái)自4相RTWO的正交相位]。由于在現(xiàn)代芯片中的大多數(shù)負(fù)載電容為時(shí)鐘及互連電容，所以此可能不值得。
用于DARL緩沖器/反相器的波形[圖3]對(duì)于各個(gè)門(mén)電路操作存在兩個(gè)相位取樣/評(píng)估(邏輯相位1)此狀態(tài)以開(kāi)始其低運(yùn)轉(zhuǎn)邊沿(low-going edge)的CLK開(kāi)始。
無(wú)論哪條邏輯路徑預(yù)先獲得“1”，其將使其輸出返回為0，因?yàn)檫壿嬄窂饺匀婚_(kāi)啟(還未對(duì)新數(shù)據(jù)取樣)，而且所以CLK仍連接至輸出——應(yīng)注意，因?yàn)镃LK連接至輸出，所以其與時(shí)鐘以同等速率下降。——此確保了絕熱放電。
在CLK低平穩(wěn)期間，兩邏輯路徑(1&2)對(duì)來(lái)自當(dāng)前傳播其評(píng)估的前一級(jí)的輸入信號(hào)取樣。此可能改變有源邏輯路徑，但由于輸出已經(jīng)處于邏輯0，其不能改變。儲(chǔ)存于N通道的門(mén)電路上的電荷代表取樣節(jié)點(diǎn)?？稍黾宇~外的電容。
對(duì)于在各個(gè)邏輯路徑內(nèi)具有一個(gè)以上的晶體管的柵極，其將各自取樣且晶體管的串聯(lián)或并聯(lián)路徑構(gòu)成一邏輯功能。僅有一個(gè)邏輯路徑可以是有源的。
輸出Q及*Q將處于邏輯0(對(duì)于一邏輯路徑有源地連接至CLK電壓，對(duì)于另一邏輯路徑保持0V)。
傳播(邏輯相位2)CLK變高代表邏輯處理的傳播相位。
在輸入上使用取樣器之處，其在此點(diǎn)關(guān)斷以防止先前邏輯級(jí)移除所取樣的信號(hào)(可能此關(guān)斷由CLK*CLK或通過(guò)來(lái)自RTWO的另一相位點(diǎn)或通過(guò)邏輯組合相位點(diǎn)來(lái)進(jìn)行以得到精確的定時(shí)窗口——見(jiàn)說(shuō)明)。
視所評(píng)估的邏輯路徑而定，將存在自CLK至Q或*Q的歐姆路徑。此歐姆路徑由在N通道晶體管的柵極上的電荷維持。
因此變高的CLK與Q或*Q耦合。因?yàn)槠渫ㄟ^(guò)來(lái)自N通道晶體管的某電阻與RTWO時(shí)鐘線(xiàn)連接，所以該晶體管緊隨RTWO時(shí)鐘線(xiàn)。
N通道晶體管的尺寸對(duì)于確保充電/放電低損耗(絕熱)很關(guān)鍵。當(dāng)在RTWO時(shí)鐘與輸出波形之間存在極小相位滯后時(shí)(在MOSFET的電阻上電壓很低)，可實(shí)現(xiàn)絕熱充電/放電。
為創(chuàng)建一邏輯管線(xiàn)，交替CLK及*CLK供能的門(mén)電路串聯(lián)放置。
由于一種狀態(tài)為取樣而先前及下一級(jí)為傳播，所以不存在競(jìng)態(tài)條件——邏輯上此非常相似于在反饋路徑中強(qiáng)行加入其熟知約束的典型的2相鎖存類(lèi)型。
圖2說(shuō)明了展示與門(mén)如何由(典型地)反相驅(qū)動(dòng)的此類(lèi)型。
定相旋轉(zhuǎn)時(shí)鐘為具有全局可用的360°“液”相的局部2相?？蓮牡乩砜勺兌ㄏ嘀械贸鰞?yōu)點(diǎn)來(lái)改進(jìn)定時(shí)。在上述最簡(jiǎn)單的局部情況下180度定相僅為一個(gè)實(shí)例。在其時(shí)鐘源上以小于或大于180度的相位差的順序連接DARL的門(mén)電路可為有用的。例如，借用/挪用時(shí)間(time borrowing/stealing)且用于分級(jí)循環(huán)的偏移中繼器。
電容旋轉(zhuǎn)時(shí)鐘線(xiàn)可見(jiàn)到加載在各個(gè)晶體管上的電容。轉(zhuǎn)換Q或*Q的輸出。對(duì)于理想性能存在三種平衡需求(注意不需要完美的匹配，但當(dāng)失配＞10％時(shí)可能會(huì)存在波形失真)。平衡條件1對(duì)于各個(gè)門(mén)電路在Q及*Q上的互連電容應(yīng)視門(mén)電路而定在每一門(mén)電路基礎(chǔ)上相等(若需要可通過(guò)衰減)以自CLK或*CLK看來(lái)保持電容不變。
平衡條件2為微分地操作，CLK及*CLK應(yīng)具有匹配電容。平均在任何局部區(qū)域，由CLK驅(qū)動(dòng)的電容與由*CLK驅(qū)動(dòng)的電容應(yīng)匹配。
平衡條件3在長(zhǎng)期及全局水平，因?yàn)檫壿嫳憩F(xiàn)為常規(guī)、相當(dāng)恒定的時(shí)鐘負(fù)載電容，所以執(zhí)行平衡及阻抗匹配(基爾霍夫(kirchoff)類(lèi)型)作為RTWO線(xiàn)平衡的證明。
上述電路僅為可選地及以平衡方式控制旋轉(zhuǎn)時(shí)鐘[或任何單向流傳輸線(xiàn)能量]的電路的一個(gè)實(shí)例。結(jié)果是邏輯門(mén)電路自身及邏輯互連電容變?yōu)樾D(zhuǎn)時(shí)鐘電容的另一部分。諸如Rotary-Expert(REX)的軟件可設(shè)計(jì)適當(dāng)?shù)牟季諿PCT/GB2002/005514以引用的方式并入本文中]。
此原理擴(kuò)展至驅(qū)動(dòng)任何電容性負(fù)載的范圍，且當(dāng)然能夠以絕熱方式驅(qū)動(dòng)DRAM、SRAM或其它存儲(chǔ)器編碼線(xiàn)。
RTWO結(jié)構(gòu)/電感選擇經(jīng)典RTWO結(jié)構(gòu)可與通道及多層互連一起使用以自RTWO線(xiàn)向下發(fā)送至邏輯門(mén)電路以提供計(jì)時(shí)。通道自身及短期互連在更高的頻率變?yōu)轱@著電感性。然后將此等作為RTWO線(xiàn)的部分或作為在其右側(cè)的RTWO線(xiàn)(其很有可能且有時(shí)非常重要)，且在布局期間轉(zhuǎn)移至支路及組合流動(dòng)匹配算法[參考軟件專(zhuān)利案]，而不是僅將邏輯門(mén)電路作為在主RTWO上的短線(xiàn)負(fù)載。
感應(yīng)放大器圖2也展示在輸出及選擇之間用于推挽式感應(yīng)放大器的某交叉耦合N通道裝置。此等有助于當(dāng)存在噪聲時(shí)加強(qiáng)微分電位差，且可給出用于在非驅(qū)動(dòng)邏輯路徑輸出中的電容性耦合信號(hào)的返回電流路徑。
對(duì)此進(jìn)一步的完善為N信道/P信道back-back反相器形式(已圖示)。
將共享漏極點(diǎn)連接至相反的時(shí)鐘線(xiàn)而非電源。
裝置/基板選擇因?yàn)椴淮嬖隗w效應(yīng)、漏極及源極寄生效應(yīng)，所以SOI方法是使用此邏輯系列的理想載體。
整體CMOS(bulk CMOS)方法很有效。在獨(dú)立P型阱對(duì)N通道裝置可用之處，N通道邏輯路徑晶體管將從協(xié)同定位于各連接至與邏輯門(mén)電路相關(guān)的相應(yīng)CLK或*CLK旋轉(zhuǎn)時(shí)鐘信號(hào)的P型阱島內(nèi)獲益。
對(duì)于RTWO頂級(jí)功能仍需要PMOS裝置，除非使用特定全NMOS電橋。
為處理在如GBA的柵極節(jié)點(diǎn)上見(jiàn)到的‘熱柵極(hot-gate)’電壓，取樣器晶體管必須是諸如I/O晶體管的更高電壓的裝置。
應(yīng)用邏輯門(mén)電路ALU存儲(chǔ)器編碼器同步中繼器——在已知的相點(diǎn)緩沖使用DARL緩沖器緩沖以重新產(chǎn)生數(shù)據(jù)傳輸且對(duì)其重新定時(shí)。
任何其它的數(shù)字電路優(yōu)點(diǎn)最快的速度——?jiǎng)討B(tài)邏輯——在評(píng)估路徑內(nèi)的全N通道兩相邏輯——每時(shí)鐘信號(hào)兩評(píng)估?！捎玫奈⒎?邏輯真/補(bǔ)碼)輸出。——完全管線(xiàn)供能時(shí)鐘——無(wú)需VDD/VSS連接——AC電源——幾乎無(wú)電遷移問(wèn)題——無(wú)需鎖存器。
最低的能量——絕熱，即漸進(jìn)零能量——很小的面積無(wú)泄漏電流的問(wèn)題低時(shí)滯、不穩(wěn)定相位鎖定——旋轉(zhuǎn)時(shí)鐘、RTWO、ROA的優(yōu)點(diǎn)微小的數(shù)據(jù)時(shí)滯——因?yàn)閿?shù)據(jù)實(shí)質(zhì)上為與時(shí)鐘相同的信號(hào)，所以數(shù)據(jù)轉(zhuǎn)換強(qiáng)制與時(shí)鐘對(duì)準(zhǔn)。
強(qiáng)制時(shí)鐘與數(shù)據(jù)流速度相同。
光速——英國(guó)專(zhuān)利申請(qǐng)案第GB0218834.0號(hào)以下所參考的圖式為在本申請(qǐng)案的圖式的第21/53張至第28/53張中所展示的圖式。
使用‘標(biāo)記’模式驅(qū)動(dòng)器及多相位鎖定旋轉(zhuǎn)時(shí)鐘芯片上的高速互連用于產(chǎn)生信號(hào)及取樣定時(shí)。
‘標(biāo)記模式’驅(qū)動(dòng)器電路、互連布局及RTWO同步化的組合可達(dá)成高速的芯片上的數(shù)據(jù)傳送，例如在70pS的飛躍時(shí)間內(nèi)移動(dòng)10mm，且其在互連、激活區(qū)域及能量消耗方面非常經(jīng)濟(jì)。也可改進(jìn)多相操作及旋轉(zhuǎn)鎖定。
國(guó)際專(zhuān)利申請(qǐng)案WO 00/44093及分級(jí)時(shí)鐘GB 0203605.1為以引用的方式并入的背景材料。
注意在全文中，參考4相系統(tǒng)。此通過(guò)實(shí)例而說(shuō)明，且1相、2相、8相或任意數(shù)目的相位可用作電路的基礎(chǔ)。RTWO時(shí)鐘發(fā)生器較佳，但應(yīng)了解可以應(yīng)用其它時(shí)鐘發(fā)生器。
背景由于互連寄生效應(yīng)及時(shí)鐘時(shí)滯/不穩(wěn)定，在實(shí)踐中很難在芯片上長(zhǎng)距離高速同步地發(fā)信號(hào)?？赡艿慕鉀Q方法(例如使用寬、低損耗跡線(xiàn)及PLL、微抽頭收器等等)在芯片領(lǐng)域或者在整個(gè)芯片上金屬的使用通常太過(guò)剩了。
芯片上的互連能夠視導(dǎo)線(xiàn)的電阻率、發(fā)送信號(hào)[1]的上升/下降時(shí)間而定以信號(hào)傳播的RC模式或LC模式操作。
如今，逐漸增長(zhǎng)的導(dǎo)線(xiàn)、更高的操作頻率及通過(guò)銅互連更低的電阻率導(dǎo)致在芯片上展示的LC(傳輸線(xiàn))模式狀態(tài)。阻尼振蕩及超調(diào)可能在不正確的端接線(xiàn)上產(chǎn)生。處理此情況的通常方法涉及將長(zhǎng)傳輸線(xiàn)分解為更短的部分(其中看不到LC效應(yīng))且周期性地插入與線(xiàn)串聯(lián)的中繼器(CMOS反相器)。由于反相器延遲此徹底地降低了有效傳播速度且其進(jìn)一步使在反相器特征上的延遲可變。此后的問(wèn)題引起了在同步總線(xiàn)中的數(shù)據(jù)時(shí)滯及不穩(wěn)定，其限制了可用頻率的操作。
由于能量消耗及面積限制，盡管很少使用可行的50GHz[2]，選擇的使用正確的設(shè)計(jì)了具有終端的傳輸線(xiàn)[大部分芯片級(jí)網(wǎng)絡(luò)電路需要PLL/DLL及微分接收器、傳輸器等等]。
此文獻(xiàn)概述了新的電路及互連配置，其通過(guò)使用“標(biāo)記”驅(qū)動(dòng)器(意指具有+Ve或Ve極性瞬時(shí)脈沖激發(fā)的驅(qū)動(dòng)器)與來(lái)自自偏移反相器接收器的偽微分信號(hào)及探測(cè)而可以低能量消耗使用LC狀態(tài)。
電路/互連說(shuō)明圖1展示在芯片上配置以創(chuàng)建多位信號(hào)路徑的所提出的互連布局的橫截面圖。各個(gè)信號(hào)夾在電源(VDD)與地(VSS)線(xiàn)之間以形成同軸傳輸線(xiàn)從而自點(diǎn)TX向RX傳送電信號(hào)。在具有SiO2電介質(zhì)的CMOS上，速率為0.5c即等于每mm7 pS。在相應(yīng)的VDD、VSS點(diǎn)可組合下方的正交線(xiàn)路圖以形成電源網(wǎng)。信號(hào)路徑也可改變層及因此的方向。不限于垂直布線(xiàn)，布局也可按45度的布局規(guī)則進(jìn)行。
圖1b為發(fā)射器驅(qū)動(dòng)器/接收器放大器/偏移的電路圖。典型的值為傳輸線(xiàn)長(zhǎng)度4mm金屬類(lèi)型鋁/銅，厚度1微米線(xiàn)寬信號(hào)1微米，電源2微米阻抗～50歐姆晶體管寬度全部0.18u CMOS，柵極長(zhǎng)度＝0.18uN1 20uN2 20uN3 20uP1 50uP2 50uP3 50u電阻器RFB 400歐姆當(dāng)以1.5V激活而提供4Gbps時(shí)，提供2.2mA TX、RX(與Cinterconnect *V*F/2＝2mA比較——使用以全高NRZ信號(hào)驅(qū)動(dòng)電容的等價(jià)電流。)在操作中，由在發(fā)射器位置的時(shí)鐘信號(hào)控制的數(shù)據(jù)流用脈沖發(fā)射_send 1或send 0信號(hào)。限制電流的脈沖以相對(duì)于介質(zhì)的光速(對(duì)于SiO2eR＝3.9，Vp＝root(3.9)*c)流動(dòng)穿過(guò)N1或P1向下至線(xiàn)。
圖2a給出了用于在4相時(shí)鐘的1相周期內(nèi)以驅(qū)動(dòng)器驅(qū)動(dòng)在4GHz下操作的電路的模擬SPICE結(jié)果。
應(yīng)注意的某些細(xì)節(jié)1.終端阻抗為N2、P2+RFB的互導(dǎo)分之一的組合，且其可能高于線(xiàn)阻抗。可達(dá)成比預(yù)期接收更高的信號(hào)，但由于線(xiàn)的損耗特性反射不成為問(wèn)題(在TX發(fā)送的能量幾乎沒(méi)有返回——見(jiàn)下文)。
2.信號(hào)導(dǎo)體的電阻可高達(dá)該阻抗的5倍且因此損耗及耗散很大。
3.兩種模式可操作為1.LC傳輸線(xiàn)模式及2。更低模式，其中N2、P2、RFB的有效終端阻抗與RXRX線(xiàn)的全部電容共同起作用形成高通濾波器。
4.“標(biāo)記”持續(xù)時(shí)間可遠(yuǎn)小于整個(gè)時(shí)鐘循環(huán)時(shí)間。
通過(guò)使用最小寬度的信號(hào)線(xiàn)及網(wǎng)線(xiàn)可達(dá)成最高的布線(xiàn)密度。使用可能的最小寬度同時(shí)賦予傳輸線(xiàn)類(lèi)型高速率[1]引起估量截面面的大小從而具有大約為線(xiàn)阻抗(Z0)2倍至4倍的電阻。通常此類(lèi)衰減因?yàn)獒槍?duì)常用NRZ編碼所以很難處理，所以所接收到的振幅由數(shù)據(jù)模式而定且不容易檢測(cè)出。
使用短持續(xù)時(shí)間‘標(biāo)記’服務(wù)于兩個(gè)目的——1.節(jié)能，因?yàn)轵?qū)動(dòng)器僅激活用于時(shí)鐘循環(huán)的很短的部分。2.當(dāng)其及時(shí)擴(kuò)展脈沖時(shí)解決損耗性互連介質(zhì)的衰減問(wèn)題，之所以如此是由于自偏移接收器的終端的有效電阻將用于下一個(gè)脈沖的中間供應(yīng)偏移及時(shí)恢復(fù)以使用RC作用降低導(dǎo)線(xiàn)。
關(guān)鍵在于各個(gè)新脈沖免于殘余的最后的脈沖的影響而接收，且因此可使接收器具有高靈敏度——在此狀況下使用涉及第二反相器N3、P3的2級(jí)放大。
將此與在路徑上經(jīng)歷此很大衰減的任何類(lèi)型的NRZ信號(hào)形式進(jìn)行對(duì)比，將需要特定預(yù)補(bǔ)償方法以避免在接收放大器內(nèi)由模式而定的DC漂移。
使用VDD及VSS導(dǎo)線(xiàn)來(lái)屏蔽信號(hào)線(xiàn)，其位于在VDD、VSS之間的中央且因此對(duì)在電源線(xiàn)上的預(yù)期微分模式電涌幾乎無(wú)磁性或電容性信號(hào)輸入。
此外，通過(guò)慎重選擇電源線(xiàn)寬度對(duì)信號(hào)線(xiàn)的寬度及間距的比率可消除從一個(gè)信號(hào)線(xiàn)對(duì)另一個(gè)信號(hào)線(xiàn)的耦合磁噪聲。
最終，選擇N2、P2接收器電路的N/P比以用于約0.5×VDD的自偏移電壓。此消除了在接收器末端的電源電壓的微分?jǐn)[動(dòng)的信號(hào)放大。
整體上該電路由于下列原因具有很好的抗噪聲能力。
常規(guī)微分電源噪聲不影響所接收到的信號(hào)同軸電纜構(gòu)造屏蔽了信號(hào)線(xiàn)終端(自偏移)形成具有信號(hào)線(xiàn)的高通濾波器而濾去來(lái)自電源及信號(hào)耦合的較低頻率的噪聲。
VDD、VSS配線(xiàn)不浪費(fèi)且有效地向芯片周?chē)╇?。有趣的是其與信號(hào)線(xiàn)共享的互電容有助于使電源退耦。
重要的是該線(xiàn)可充當(dāng)真實(shí)總線(xiàn)，而不僅是點(diǎn)對(duì)點(diǎn)的數(shù)據(jù)鏈路。信號(hào)可沿該線(xiàn)的任何處分出抽頭——圖2b繪制了沿傳輸線(xiàn)在許多點(diǎn)的信號(hào)。各個(gè)抽頭點(diǎn)可驅(qū)動(dòng)與N2、P2、N3、P3相似的電路，但是(1).沒(méi)有RfB——僅遠(yuǎn)端需要自偏移電路或(2).在更高值的探測(cè)器上使用RFB來(lái)沿長(zhǎng)度分布偏移。可允許具有高電阻信號(hào)線(xiàn)的反相器偏壓的失配。中間探測(cè)器的AC耦合也是實(shí)用的。
在不同抽頭點(diǎn)的數(shù)據(jù)將產(chǎn)生相位延遲，因此接入數(shù)據(jù)線(xiàn)的最佳位置為其跨越RTWO線(xiàn)的點(diǎn)。此處，可使用最佳的位置(4或無(wú)論存在多少相位中的1相)來(lái)對(duì)數(shù)據(jù)取樣及使其同步。
圖1c為說(shuō)明存在L、C及耦接頭等效電路(減小了在線(xiàn)上的電阻)。
使用自局部時(shí)鐘的一個(gè)邊沿觸發(fā)的單穩(wěn)態(tài)電路或通過(guò)4相旋轉(zhuǎn)時(shí)鐘序列中的一相來(lái)產(chǎn)生“標(biāo)記”[對(duì)于在柵格中的RTWO的4相布局，參見(jiàn)圖3、圖6]。
計(jì)時(shí)假定配備有RTWO時(shí)鐘結(jié)構(gòu)的芯片在芯片的所有點(diǎn)給出可用的分布相位鎖定時(shí)鐘。
多相計(jì)時(shí)(超過(guò)2相)涉及在信號(hào)路徑中插入網(wǎng)狀交叉前形成多個(gè)微分配線(xiàn)包封以形成單個(gè)連續(xù)的導(dǎo)線(xiàn)。圖6及圖7展示了可能配置于柵格基礎(chǔ)上的4相RTWO結(jié)構(gòu)。
圖5展示可在任何橫截面點(diǎn)附加至上述4導(dǎo)體傳輸線(xiàn)以對(duì)旋轉(zhuǎn)供能且維持旋轉(zhuǎn)的的一組電路。所述的受限制的反相器CI0……CI3消除了交叉?zhèn)鲗?dǎo)電流。可增加在180度點(diǎn)之間的很小的常見(jiàn)反相器以啟動(dòng)且將與CI0..CI3共同工作以確保只存在由所要的ph0…ph3序列確定的一個(gè)旋轉(zhuǎn)方向——其必須與RTWO雙回路的‘繞組’方向匹配。CCW旋轉(zhuǎn)的另一序列將通過(guò)1.將輸入改變?yōu)镃I0…CI3的周?chē)蛑匦逻B接4相柵格連接點(diǎn)以使旋轉(zhuǎn)方向以明顯的方式反向，而變得可能實(shí)現(xiàn)。
信號(hào)串行化鏈路能夠以RTWO頻率的率發(fā)送非串行化數(shù)據(jù)位。
另一選擇是以相對(duì)于驅(qū)動(dòng)局部邏輯的較低頻率時(shí)鐘的全速率使數(shù)據(jù)串行化(例如在由來(lái)自4GHz RTWO的/8計(jì)數(shù)器驅(qū)動(dòng)的500MHz特定用途集成電路(ASIC)中可能存在。在此情況下，在單線(xiàn)上的每ASIC時(shí)鐘循環(huán)可發(fā)送8個(gè)數(shù)據(jù)位)。
時(shí)鐘源——一4相RTWO振蕩器提供傳輸時(shí)鐘。
相J、K、L、M各選自相0…3中。因?yàn)楫?dāng)此等進(jìn)行“與”運(yùn)算時(shí)其對(duì)輸出‘標(biāo)記’持續(xù)時(shí)間設(shè)定了一1/4循環(huán)周期，所以相K及相L應(yīng)隔90度。
圖8為可能的4相布局。
轉(zhuǎn)換信號(hào)裝置使用轉(zhuǎn)換信號(hào)裝置可節(jié)約能量——即當(dāng)數(shù)據(jù)變化時(shí)僅激活N或P?！?’進(jìn)行但將產(chǎn)生+Ve標(biāo)記，‘1’進(jìn)行的結(jié)果產(chǎn)生-Ve標(biāo)記。來(lái)自TX移位寄存器的0或1靜電流將不會(huì)引起任何發(fā)信號(hào)事件且接收器由于滯后將保持其最終的狀態(tài)。
圖3的TX電路通過(guò)比較新數(shù)據(jù)位(Q0)與最終的數(shù)據(jù)位(Q-1)來(lái)達(dá)成此功能，其當(dāng)數(shù)據(jù)相同時(shí)不會(huì)產(chǎn)生脈沖。[Q-1是在移位寄存器上用以存儲(chǔ)所傳輸?shù)淖罱K數(shù)據(jù)位的額外的階段]。TX寄存器以全RTWO時(shí)鐘率計(jì)時(shí)且其以平行的方式以主時(shí)鐘的某時(shí)鐘因子載入(經(jīng)/n接收器)。
在此等狀況下RX電路僅需要一點(diǎn)滯后以在各個(gè)位時(shí)間沒(méi)有新脈沖時(shí)維持先前切換狀態(tài)——RFB2可提供此滯后。
存在可能的前向特定信號(hào)狀態(tài)，即發(fā)送相同極性的兩或兩個(gè)以上的連續(xù)標(biāo)記[傳輸信號(hào)裝置將不會(huì)發(fā)送此序列]。如果對(duì)其加以設(shè)計(jì)從而能夠?qū)ζ渥R(shí)別，則其可用于指示條件碼，例如選通脈沖(此在任何圖中都未展示但涉及在驅(qū)動(dòng)_send1、send0的Q0、Q-1處修改邏輯)。
另一方法為以單極脈沖發(fā)信號(hào)(僅N1激發(fā))，但以N3、P3對(duì)的經(jīng)修改的臨限值輸出默認(rèn)‘1’直至-Ve標(biāo)記將Q設(shè)定為0為止。
信號(hào)并行化在芯片上信號(hào)線(xiàn)傳送至終點(diǎn)，在其終點(diǎn)處存在通過(guò)在該等環(huán)之間的硬線(xiàn)或其它耦接頭而被相位鎖定為T(mén)X RTWO時(shí)鐘的另一RTWO局部時(shí)鐘。——見(jiàn)圖4及圖7。
定相的選擇設(shè)計(jì)為以輸入數(shù)據(jù)脈沖的確切到達(dá)時(shí)間對(duì)RX信號(hào)的數(shù)據(jù)取樣定時(shí)+說(shuō)明接收器放大器延遲。局部4相RTWO抽頭給出了90度的選擇。通過(guò)使取樣點(diǎn)‘滑動(dòng)’與所選擇的任何相點(diǎn)完全一致，而獲得更高的分辨率[如在數(shù)據(jù)傳送申請(qǐng)案，第？？？號(hào)中所述]解串器使用經(jīng)選自來(lái)自相0…3(4相系統(tǒng))的兩90度獨(dú)立相的兩RTWO時(shí)鐘相相X、相Y的重疊而選通的N4、N5來(lái)對(duì)來(lái)自N3/P3的Q輸出取樣。對(duì)于2相系統(tǒng)，以一相為動(dòng)力運(yùn)轉(zhuǎn)的晶體管將很有效。
所取樣的數(shù)據(jù)計(jì)入局部移位寄存器從而以每n循環(huán)產(chǎn)生一并行輸出，其中n為該/n計(jì)數(shù)器的劃分比。
參考案[1]Alena Deutsch等人，″Modeling and characterization of long on-chipinterconnections for high-performance microprocessors″IBM J.RES.DEVELOP.第39卷，No5，1995年九月第547-567頁(yè)(第549頁(yè))[2]Bendik Kleveland，Thomas H.Lee，and S.Simon Wong″50-GHz InterconnectDesign in Standard Silicon Technology″IEEE MTT-S International MicrowaveSymposium，Baltimore，Maryland，1998年六月7至12日網(wǎng)址http//smirc.stanford.edu/Dapers/mtts 98p-berjdik.pdf管狀緩沖器——英國(guó)專(zhuān)利申請(qǐng)案第0225814.3號(hào)以下所參考的圖式為在本申請(qǐng)案的圖式的第29/53至31/53張中展示的圖式。
高暫存精確度、高能量、多級(jí)管線(xiàn)CMOS緩沖器專(zhuān)利申請(qǐng)案PCT/GB00/00175及GB 0203605.1以引用的方式并入本文中。
背景VLSI CMOS邏輯裝置常使用緩沖器(電流放大器)以允許控制信號(hào)快速驅(qū)動(dòng)諸如由互連或晶體管電容所產(chǎn)生的電容性負(fù)載。
傳統(tǒng)上，具有漸進(jìn)更大級(jí)的CMOS反相器鏈將級(jí)聯(lián)以在低驅(qū)動(dòng)信號(hào)與諸如時(shí)鐘負(fù)載的高電容性負(fù)載之間形成有效的緩沖器。更多級(jí)給出功率更大的輸出及更快的轉(zhuǎn)換(升/降時(shí)間)但導(dǎo)致在輸入轉(zhuǎn)換與輸出轉(zhuǎn)換之間更長(zhǎng)的傳播延遲。此外，此延遲時(shí)間不恒定但視CMOS加工/溫度及電源電壓(PVT)而變化。
變化用于調(diào)制任何緩沖器的延遲時(shí)間，且例如10％電源電壓的變化可在緩沖器中產(chǎn)生10％延遲時(shí)間的變化。
在諸如時(shí)鐘分布的應(yīng)用中，信號(hào)的暫存精確度很重要。對(duì)于時(shí)鐘系統(tǒng)分類(lèi)類(lèi)別(catagorisation)，延遲時(shí)間術(shù)語(yǔ)稱(chēng)作“時(shí)滯”且延遲時(shí)間變化術(shù)語(yǔ)稱(chēng)作“不穩(wěn)定性”。
圖1展示標(biāo)準(zhǔn)CMOS多級(jí)反相緩沖器的通常構(gòu)造。
直至最近，CMOS的平版縮放自緩沖器產(chǎn)生了更加有益的性能。在每次產(chǎn)生時(shí)，收縮處理產(chǎn)生更快的晶體管，其將隱含更低的時(shí)滯但現(xiàn)在晶體管的變化(例如在裝置上具有0.13u或以下的柵極長(zhǎng)度的長(zhǎng)度變化)可產(chǎn)生具有關(guān)于甚至在相同管芯上的彼此之間嚴(yán)重失配的延遲時(shí)間的緩沖器。裝置縮放減小了另一問(wèn)題電源電壓及更高的電源電流將導(dǎo)致通過(guò)延遲調(diào)制而直接影響不穩(wěn)定性的電源噪聲。
對(duì)于計(jì)時(shí)應(yīng)用，其中緩沖器置放于整個(gè)芯片上，且匹配延遲時(shí)間很關(guān)鍵[確切的延遲并不真正重要]緩沖變得難以解決且據(jù)報(bào)導(dǎo)可導(dǎo)致高達(dá)+/-1000pS的不確定度。
除延遲變化外，普通緩沖器具有兩個(gè)更非我們所需要的性狀。
過(guò)大的輸入電容。
各級(jí)具有典型2.5+1＝3.5相對(duì)單位的總電容的P及N晶體管。對(duì)于緩沖器的任何轉(zhuǎn)換，所有此電容必須充電至另一極性。因?yàn)樵谙乱患?jí)激活前各級(jí)必須將一晶體管作為損耗且將對(duì)另一晶體管充電以開(kāi)啟，所以此降低了緩沖器的性能。
擊穿或交叉?zhèn)鲗?dǎo)尖峰信號(hào)。
當(dāng)轉(zhuǎn)換輸入電壓時(shí)，各個(gè)P信道/N信道反相器級(jí)在P通道的S至D及在N通道的D至S之間存在一條直流電路徑。
在轉(zhuǎn)換期間，同步傳導(dǎo)浪費(fèi)高達(dá)10％的時(shí)鐘能量。
CMOS緩沖器的問(wèn)題列表概括而言，標(biāo)準(zhǔn)CMOS緩沖器具有下列消極屬性長(zhǎng)反相器鏈需要過(guò)長(zhǎng)的延遲時(shí)間(在時(shí)鐘分布應(yīng)用中由CTS[時(shí)鐘樹(shù)合成工具]產(chǎn)生的高達(dá)20個(gè)分布級(jí))。
由于深亞微米工藝控制問(wèn)題引起的延遲變化(時(shí)滯)。
由調(diào)制已存在的過(guò)長(zhǎng)延遲的電源電壓的噪聲引入的不穩(wěn)定。
由于為達(dá)成可接受延遲而具有的過(guò)大緩沖器尺寸引起的過(guò)大能量消耗(大大超過(guò)Cload*V^2*F)。
項(xiàng)1及項(xiàng)2的效應(yīng)可通過(guò)使用諸如PLL(相位鎖定回路)及DLL(延遲鎖定回路)的反饋技術(shù)而極大地抵消，但此等技術(shù)將增大問(wèn)題3及4且也影響芯片面積。
緩沖時(shí)鐘信號(hào)的管線(xiàn)方法為減小上述問(wèn)題1、2、3，緩沖器應(yīng)當(dāng)具有最小可能的延遲。此提示在鏈中級(jí)的數(shù)目最少，理想為僅一級(jí)。然而，因?yàn)轵?qū)動(dòng)緩沖器的電路通常為一弱信號(hào)，所以此不可行——例如邏輯信號(hào)不可能直接驅(qū)動(dòng)較大的單緩沖器。
對(duì)于周期性時(shí)鐘產(chǎn)生的應(yīng)用，已知只要延遲在緩沖器之間匹配，則緩沖器的全部延遲并不重要，且因此時(shí)鐘信號(hào)可完全同步。
此知識(shí)允許使用管線(xiàn)方法來(lái)緩沖。邏輯管線(xiàn)已熟知，其中在各個(gè)邏輯級(jí)由時(shí)鐘信號(hào)控制以在下一個(gè)時(shí)鐘事件前完成其邏輯評(píng)估因此其將結(jié)果傳遞至下一個(gè)管線(xiàn)級(jí)。邏輯管線(xiàn)可與高總體等待時(shí)間(許多循環(huán))一致，但與每時(shí)鐘循環(huán)的一操作的通過(guò)量一致。創(chuàng)建最簡(jiǎn)單形式的管線(xiàn)緩沖器與不以在各級(jí)涉及的實(shí)際邏輯制作邏輯管線(xiàn)等效，僅將相同輸入狀態(tài)(或輸入狀態(tài)的反相)傳送到與時(shí)鐘邊沿同步的下一級(jí)。
**在管線(xiàn)內(nèi)可增加邏輯以允許邏輯時(shí)鐘選通。如果緩沖器管線(xiàn)的各級(jí)(按照晶體管寬度)漸進(jìn)地變大，則當(dāng)信號(hào)沿管線(xiàn)移動(dòng)時(shí)其變得更強(qiáng)(如其驅(qū)動(dòng)能力)，而且可以通過(guò)增加新的、逐步增大的管線(xiàn)級(jí)而放大至任何所需要的強(qiáng)度。
由于時(shí)鐘的內(nèi)務(wù)操作，管線(xiàn)方法的延遲時(shí)間通常可能比常規(guī)CMOS緩沖器鏈的更大，但關(guān)鍵的是應(yīng)注意延遲時(shí)間控制為N時(shí)鐘循環(huán)(N為管線(xiàn)的長(zhǎng)度)+1緩沖器延遲時(shí)間(最終緩沖器)。不確定的是單級(jí)緩沖器的延遲時(shí)間——N循環(huán)延遲時(shí)間與諸如時(shí)鐘的周期性信號(hào)不相關(guān)。
**在管線(xiàn)中應(yīng)用的時(shí)鐘選通用于防止假信號(hào)自由操作緩沖時(shí)鐘信號(hào)的獨(dú)立路徑方法圖1的常規(guī)CMOS緩沖器具有我們稱(chēng)為‘組合’路徑的路徑，其用于待放大的不同極性的信號(hào)，即邏輯“1”輸入信號(hào)到達(dá)輸出所沿的電路路徑與邏輯‘0’穿過(guò)P信道/N信道對(duì)反相器級(jí)的電路路徑相同。此將導(dǎo)致與以下描述的獨(dú)立路徑設(shè)計(jì)相比更長(zhǎng)的延遲(前面曾提到過(guò))。
為加快緩沖器的延遲時(shí)間，其可劃分為兩個(gè)路徑(僅在輸出和/或輸入組合的兩個(gè)獨(dú)立電路)，“1驅(qū)動(dòng)”及“0驅(qū)動(dòng)”路徑。
因?yàn)楦鱾€(gè)電路具有大晶體管僅用以對(duì)特定輸出極性進(jìn)行‘開(kāi)啟’路徑，所以各個(gè)路徑可非常快。(仍需要小晶體管來(lái)在非激活輸出周期使路徑復(fù)位為‘離線(xiàn)’，但此等不影響速度)。缺乏待關(guān)閉的巨大裝置與常規(guī)CMOS反相器鏈形成對(duì)比，在常規(guī)CMOS反相器鏈中非激活極性晶體管可減緩在緩沖器中的狀態(tài)的任何改變的進(jìn)行。
獨(dú)立的‘1’及‘0’路徑在輸出側(cè)組合且對(duì)獨(dú)立路徑系統(tǒng)的副功能為當(dāng)設(shè)計(jì)合理時(shí)可消除交叉?zhèn)鲗?dǎo)電流峰值。其通過(guò)控制兩路徑的信號(hào)定時(shí)而直接使N信道及P信道裝置決不同時(shí)激活。
該等思想的實(shí)例實(shí)施例圖2為全局計(jì)時(shí)系統(tǒng)的說(shuō)明性實(shí)例的結(jié)構(gòu)圖，其并入了用于驅(qū)動(dòng)最終時(shí)鐘負(fù)載的管線(xiàn)、分路徑緩沖器。
高頻4相3.125GHz旋轉(zhuǎn)時(shí)鐘網(wǎng)絡(luò)涵蓋了具有相位鎖定時(shí)鐘的整個(gè)芯片。局部分頻或更復(fù)雜的波形邏輯(BWB見(jiàn)申請(qǐng)案GB 0203605.1)產(chǎn)生了用于饋給緩沖器的所需要的時(shí)鐘信號(hào)。在此實(shí)例中，使用了1mm×1mmBWB柵格及緩沖器，而且需要各個(gè)緩沖器在在其1mm2的面積內(nèi)驅(qū)動(dòng)至50pF。
移動(dòng)點(diǎn)發(fā)生器自接入高速3.125G旋轉(zhuǎn)時(shí)鐘驅(qū)動(dòng)的‘移動(dòng)點(diǎn)’類(lèi)型的發(fā)生器[圖2]提供用于分頻和/或產(chǎn)生任意波形的定時(shí)序列信號(hào)。展示了兩級(jí)。對(duì)于2級(jí)以上，以CLK 90及然后的CLK 270(或其它不同相位的180度時(shí)鐘)對(duì)交變級(jí)計(jì)時(shí)。
電路在各自時(shí)鐘的‘高’時(shí)間內(nèi)通過(guò)將在OUTN上的‘1’傳送到OUTN+1上而工作。
此電路可代替[專(zhuān)利申請(qǐng)案GB 0203605.1]中的電路且其具有與用于6級(jí)設(shè)計(jì)的圖3中的波形相似的波形。
序列在3.125GHz時(shí)鐘的各個(gè)邊沿前進(jìn)(6.25GHz速率即160pS間隔)。
當(dāng)達(dá)到新‘點(diǎn)’位置時(shí)，反饋晶體管nclr及pclr將先前級(jí)還原為靜止?fàn)顟B(tài)。偏移晶體管(未圖示)如nclr及pclr一樣的連接，但將其柵極分別連接至vdd及0V，且確定尺寸以提供輕微偏流以吸收泄漏電流。
移動(dòng)點(diǎn)發(fā)生器(與典型的旋轉(zhuǎn)時(shí)鐘電子設(shè)備一起)定位于旋轉(zhuǎn)時(shí)鐘柵格的結(jié)點(diǎn)處。當(dāng)對(duì)4局部相位中的一相的正確選擇分出抽頭時(shí)，在任意兩角之間的全局時(shí)鐘的定相為在3.125GHz的+/-30pS。
能夠設(shè)計(jì)具有稍微不同延遲時(shí)間的緩沖器來(lái)對(duì)已知的源時(shí)鐘的相位差進(jìn)行抵消。
為使多‘移動(dòng)點(diǎn)’發(fā)生器同步，一發(fā)生器的最終輸出連接至在芯片上的下一個(gè)發(fā)生器的輸出。配置此等鏈路使得主發(fā)生器(其是配置以產(chǎn)生循環(huán)模式(反饋至第一輸入的最終輸出)的唯一發(fā)生器))可強(qiáng)制所有其它發(fā)生器與其同步。其將耗用用于同步化的許多‘回繞(wrap-around)’而在整個(gè)芯片周?chē)}動(dòng)?！獔D2對(duì)此進(jìn)行了展示。
為使由移動(dòng)點(diǎn)序列發(fā)生器(其可高達(dá)100位長(zhǎng))占用的芯片面積最小化，將確定晶體管的尺寸使其接近最小特征尺寸。此較小電路具有較弱的輸出驅(qū)動(dòng)能力且在其可驅(qū)動(dòng)可能高達(dá)50pF的局部時(shí)鐘負(fù)載前需要緩沖。
管線(xiàn)緩沖器電路圖4展示了分路徑管線(xiàn)緩沖器。
上部路徑是以P通道裝置結(jié)束的“1”輸出路徑。
下部路徑是以N通道裝置結(jié)束的“0”輸出路徑。
因?yàn)樾盘?hào)隨各個(gè)1/2時(shí)鐘循環(huán)移動(dòng)，所以各個(gè)路徑對(duì)于移動(dòng)點(diǎn)發(fā)生器電路有某些共同之處，但在此等緩沖器鏈中晶體管尺寸在各級(jí)逐漸增大，可能每次增大5倍。對(duì)于‘1’路徑，以8微米寬的第一級(jí)輸入N通道為開(kāi)始，在2150微米的4級(jí)足以在200pS下驅(qū)動(dòng)50pF后，P通道輸出緩沖為最終。
通過(guò)移動(dòng)點(diǎn)序列發(fā)生器的輸出中的一個(gè)(或更多使用‘或’選通)來(lái)發(fā)送對(duì)各個(gè)路徑的第一級(jí)路徑輸入。
在實(shí)例模擬中，對(duì)‘1’路徑的輸入可能來(lái)自移動(dòng)點(diǎn)發(fā)生器的Q0輸出，其中對(duì)‘0’緩沖器路徑的輸入可能來(lái)自移動(dòng)點(diǎn)發(fā)生器(其為3.125GHz時(shí)鐘稍后的兩全循環(huán))的Q4。
此配置的結(jié)果在圖5a及圖5b的Spice結(jié)果中圖示。
管線(xiàn)自IN及IN_N延遲——對(duì)于循環(huán)時(shí)鐘信號(hào)的產(chǎn)生，對(duì)Q0及Q4重命名并不重要。
當(dāng)使用旋轉(zhuǎn)時(shí)鐘抽頭時(shí)，由于電容性能量反復(fù)循環(huán)，驅(qū)動(dòng)此管線(xiàn)的高頻時(shí)鐘能量消耗很低。
消除擊穿電流在圖4的“1”路徑上展示的是將柵極在最終P通道(w＝2143u)晶體管上復(fù)位的晶體管。通過(guò)來(lái)自‘0’路徑鏈的‘早’輸出‘除1外的后出先進(jìn)(out_lastbut 1)’而驅(qū)動(dòng)此電路。此處激活信號(hào)指示‘0’輸出晶體管將切換以允許較大的P通道及時(shí)關(guān)斷從而避免在輸出級(jí)的擊穿傳導(dǎo)電流。未展示通過(guò)來(lái)自‘1’管線(xiàn)的早指示來(lái)關(guān)閉‘0’輸出晶體管的電路，但其易于自先前實(shí)例中得出。
使用來(lái)自對(duì)于兩緩沖器路徑的移動(dòng)點(diǎn)序列發(fā)生器的邏輯選通及可編程抽頭點(diǎn)能夠以160pS的分辨率創(chuàng)建任意波形。
選擇4相時(shí)鐘中的其它兩相可使序列偏移+/-80pS。
因?yàn)橐苿?dòng)點(diǎn)序列是循環(huán)的(回繞)，將在OUT端口以比全局時(shí)鐘速率低的頻率產(chǎn)生連續(xù)波形。
由于芯片上的移動(dòng)點(diǎn)發(fā)生器將同步操作，可創(chuàng)建任意局部時(shí)鐘，但其與芯片上的其它時(shí)鐘具有精確的相位及頻率關(guān)系。此有助于多IP區(qū)塊的SOC整合。
除使用任意波形發(fā)生器外，存在其它選擇(移動(dòng)點(diǎn)+可編程解碼)以提供用于劃分管線(xiàn)緩沖器的IN及IN_N信號(hào)。一種思想是使用來(lái)自外部引腳的全局分布IN及IN_N信號(hào)。分布IN及IN_N信號(hào)自身可為管線(xiàn)(即在分布內(nèi)于更高頻率旋轉(zhuǎn)時(shí)鐘邊沿上周期性地重新取樣及重新發(fā)射)以保持對(duì)準(zhǔn)。使用此配置允許自(例如)外部測(cè)試時(shí)鐘發(fā)生器來(lái)外部控制內(nèi)部時(shí)鐘緩沖器。按照N循環(huán)將存在等待時(shí)間，但最后幾個(gè)緩沖器級(jí)的隨機(jī)變化仍很小。
其它參考案[Lui]Retiming and Clock Scheduling for Digital Circuit Optimization，IEEEtransactions on Computer Design and Integrated Circuits and Systems第21卷，No.2，2002年二月[Lui]Xun Liu，Marios C.Papaefthymiou，Eby.G.Friedman[TIM]M.C.Papaefthymiou and K.H.Randall″TIMA timing package fortwo-phase，level clocked circuity″Proc.30t h ACM/IEEE Design Automation Conf.1993年六月[Timberwolf]C.Sechen and K.-W.Lee.An improved simulated annealingalgorithm for row-based placement.In Digest of Papers，International Conferenceon Computer-Aided Design，第478 481頁(yè)，Santa Clara，CA，1987年十一月在以下說(shuō)明書(shū)中參考的圖形與圖表為在本申請(qǐng)案的圖式中的第32/53至53/53張展示的圖式。
為設(shè)計(jì)同步，即計(jì)時(shí)VLSI裝置需要將電路及軟件技術(shù)和/或算法組合。
本發(fā)明涉及可單獨(dú)或共同起作用協(xié)助達(dá)成低能高頻全局VLSI時(shí)鐘的串聯(lián)裝置(意指穿過(guò)整個(gè)芯片以及局部計(jì)時(shí))且支持電路及軟件完成可支持運(yùn)行、測(cè)試及診斷模式的工業(yè)設(shè)計(jì)。尤其通過(guò)旋轉(zhuǎn)時(shí)鐘網(wǎng)絡(luò)的全局高頻同步化。
低速(多循環(huán))事件的全局分布同步化。
移動(dòng)點(diǎn)同步器子取樣低速率事件及瞬時(shí)作用于整個(gè)芯片上[送給Keith的圖式]。
全局低等待時(shí)間高速數(shù)據(jù)互連機(jī)制(同步或異步)[后者為展示給Reshape的電路])——GB 0218834.0可編程分頻和/或可編程相位偏移以支持傳統(tǒng)次GHz時(shí)鐘。
用于時(shí)鐘信號(hào)的低時(shí)滯/不穩(wěn)定緩沖機(jī)制?！?225814.3(6/12/02)絕熱分頻組件——GB0203605.1(15/2/02)。
在NDA下展示給Conrad Umich的與(AND)思想。
絕熱、節(jié)能邏輯系列——GB0214850.0。(27/6/02)如以下討論的的節(jié)能高性能鎖存技術(shù)。
并入‘選通’[參考先前專(zhuān)利案]在VLSI設(shè)計(jì)中的一般趨勢(shì)此處我們討論在最近5年中見(jiàn)到的影響VLSI芯片如何設(shè)計(jì)及實(shí)施的趨勢(shì)。
互連最大的變化是從先前‘晶體管支配’設(shè)計(jì)方法到現(xiàn)代‘互連支配’設(shè)計(jì)。歷史上，當(dāng)晶體管及因此的邏輯門(mén)電路延遲支配同步系統(tǒng)的設(shè)計(jì)時(shí)，很少關(guān)注互連延遲。
如今互連延遲支配電路的性能。計(jì)時(shí)控制是遠(yuǎn)距離信號(hào)的一個(gè)實(shí)例——當(dāng)互連延遲時(shí)間可能超過(guò)邏輯門(mén)電路的延遲時(shí)間時(shí)，其它應(yīng)用于所有互連的使長(zhǎng)度超過(guò)約0.1mm。
必須將互連視為第一流的物理效應(yīng)且不應(yīng)簡(jiǎn)單地作為以相關(guān)邊緣說(shuō)明該效應(yīng)的‘寄生效應(yīng)’。
定時(shí)問(wèn)題因?yàn)榛ミB延遲占支配地位且通常難以預(yù)測(cè)延遲直至完成電路布局才能預(yù)測(cè)，所以‘定時(shí)分析’及‘定時(shí)收斂’變得很重要——延遲必須基于導(dǎo)線(xiàn)、緩沖器時(shí)鐘的實(shí)際置放才可確保同步系統(tǒng)有效工作(必須滿(mǎn)足在所有路徑上的所有建立時(shí)間及保持時(shí)間)。
可能需要改變布局來(lái)滿(mǎn)足定時(shí)約束且此情況可能經(jīng)常在嘗試新布局處引起‘定時(shí)收斂’問(wèn)題，但其導(dǎo)致在設(shè)計(jì)的別處新的定時(shí)不合規(guī)則，其可引起迭代且延遲投向市場(chǎng)。
時(shí)鐘概念在同步系統(tǒng)中，數(shù)據(jù)由時(shí)鐘信號(hào)的操作控制。時(shí)鐘控制允許數(shù)據(jù)改變的時(shí)間(輸出時(shí)鐘)及俘獲數(shù)據(jù)的時(shí)間(輸入時(shí)鐘)。
時(shí)鐘是定線(xiàn)至芯片上的所有鎖存器的全局信號(hào)。因此其具有任何互連的最‘寄生’的互連效應(yīng)且因此其受到最仔細(xì)的檢查。實(shí)際上必須記住其為在時(shí)鐘及重要數(shù)據(jù)(其經(jīng)常被忽略)之間的相對(duì)定時(shí)。
寄存器的概念(鎖存器或DFF)此處寄存器指?jìng)鬟f鎖存器(也稱(chēng)作電平觸發(fā)雙穩(wěn)態(tài)多諧振蕩器)或邊沿觸發(fā)雙穩(wěn)態(tài)多諧振蕩器(例如DFF)。此等裝置中的任一個(gè)可使用‘時(shí)鐘’輸入信號(hào)控制從輸入到輸出的數(shù)據(jù)信號(hào)的行進(jìn)。術(shù)語(yǔ)寄存器、鎖存器或DFF在許多文章中可互換使用，而且必須從上下文中推斷出確切含義。
單元概念單元是通用術(shù)語(yǔ)，其用于當(dāng)在芯片上某處例示時(shí)制造后可生產(chǎn)功能組件(例如與非門(mén)、多路復(fù)用器、鎖存器)的預(yù)設(shè)計(jì)布局模式。單元是分級(jí)的——較大的單元可包含通過(guò)導(dǎo)線(xiàn)連接的較小的單元。最底層單元包含晶體管布局。最上層單元僅包含子單元及布線(xiàn)。
路徑概念對(duì)于同步系統(tǒng)，‘路徑’概念將網(wǎng)表的思想擴(kuò)展至包括起源于寄存輸出的信號(hào)組，其邏輯上組合(邏輯門(mén)電路)以最終作為輸入單個(gè)寄存器的一位而獲得，且具有某些復(fù)合時(shí)間延遲特征。
路徑概念與減少大多數(shù)操作的實(shí)現(xiàn)相符合，通常多重輸入→一個(gè)輸出。
對(duì)定時(shí)的約束涉及路徑，因?yàn)?.在時(shí)鐘與數(shù)據(jù)變化之間的相對(duì)定時(shí)很重要。
2.在路徑中任一輸入可改變饋給鎖存器的輸出。
單個(gè)網(wǎng)絡(luò)可能涉及多個(gè)路徑——若干寄存器可使其輸入以某種方式由網(wǎng)絡(luò)上的數(shù)據(jù)而確定。
查找路徑的所有組件涉及查詢(xún)?cè)凇蚝蟆ぷ鞯募拇嫫鞯腄FF的D輸入開(kāi)始的連通性數(shù)據(jù)庫(kù)(網(wǎng)表)。進(jìn)行此查詢(xún)通常將使用圖表數(shù)據(jù)庫(kù)包來(lái)進(jìn)行。當(dāng)算法繼續(xù)進(jìn)行收集在路徑中涉及的網(wǎng)絡(luò)及單元直至最終各個(gè)支路在另一寄存器的輸出結(jié)束時(shí)，查詢(xún)結(jié)果‘扇出’。
路徑分析主要用于定時(shí)分析且通常與路徑功能性無(wú)關(guān)(除確定錯(cuò)誤路徑分析之處外)。
寄存組件以意義明確的時(shí)間(由時(shí)鐘給出)產(chǎn)生及接受信號(hào)，而不像邏輯門(mén)電路路徑及互連那樣速度可能變化很大。時(shí)鐘+寄存器的主要目的在于通過(guò)增加延遲或存儲(chǔ)來(lái)消除定時(shí)的不確定性。
因此對(duì)于本文的目的的路徑是在(時(shí)鐘建立)寄存輸出與寄存輸入之間的時(shí)間延遲項(xiàng)(互連及門(mén)電路)的集成。
靜態(tài)定時(shí)分析用于檢查在電路中無(wú)路徑由于建立或保持時(shí)間違規(guī)而失效。
建立及保持約束典型DFF寄存器(從使用者的角度)對(duì)時(shí)鐘波形的上升邊沿響應(yīng)——俘獲在時(shí)鐘邊沿前存在的數(shù)據(jù)信號(hào)值。實(shí)際上，DFF不是瞬時(shí)裝置。
在同步系統(tǒng)中，熟知的約束是建立及保持。圖表展示了當(dāng)對(duì)數(shù)據(jù)取樣時(shí)可能存在的問(wèn)題。在上述兩種狀況下，由于在上升時(shí)鐘邊沿發(fā)生前數(shù)據(jù)為零，希望俘獲‘0’保持時(shí)間違規(guī)在上升邊沿或保持時(shí)間違規(guī)發(fā)生后，數(shù)據(jù)必須保持穩(wěn)定一段較短的時(shí)間(保持時(shí)間)。——在上述圖中認(rèn)為第一時(shí)鐘脈沖的時(shí)鐘輸入為‘0’。但數(shù)據(jù)在上升邊沿后從‘0’變?yōu)椤?’太快了，其可能引起對(duì)‘1’取樣而不是對(duì)‘0’取樣。為防止保持時(shí)間問(wèn)題，直到在邊沿后的至少DFF的指定保持時(shí)間為止數(shù)據(jù)才可變化。
調(diào)整對(duì)保持時(shí)間問(wèn)題可能存在三種可能的調(diào)整。
1.使在數(shù)據(jù)路徑中的邏輯電路更慢——因此數(shù)據(jù)不能變得太快。
2.調(diào)節(jié)對(duì)寄存器的時(shí)鐘相位使得其更早地發(fā)生。
3.將饋給此路徑的所有寄存器的時(shí)鐘相位調(diào)節(jié)為隨后的相位(達(dá)成與上述(1)相同的效應(yīng)但約束仍實(shí)用)。
建立時(shí)間違規(guī)在時(shí)鐘邊沿發(fā)生前數(shù)據(jù)必須穩(wěn)定一段充分時(shí)間(建立時(shí)間)。如上所述，預(yù)期第二時(shí)鐘脈沖也對(duì)‘0’取樣。但在上升邊沿前不存在足夠的建立時(shí)間，而且可能對(duì)‘1’(輸入的先前狀態(tài))取樣。[因?yàn)镈FF不是真正的邊沿觸發(fā)裝置，所以此發(fā)生，當(dāng)時(shí)鐘線(xiàn)為低時(shí)其對(duì)輸入狀態(tài)連續(xù)取樣。此取樣器不能對(duì)數(shù)據(jù)變化立刻響應(yīng)。]調(diào)整為調(diào)整建立時(shí)間違規(guī)，有三種選擇1.使邏輯電路更快，因此對(duì)于時(shí)鐘的數(shù)據(jù)及時(shí)變化。
2.調(diào)節(jié)寄存器的時(shí)鐘相位以更遲地發(fā)生。
3.將饋給此路徑的所有寄存器的時(shí)鐘相位調(diào)節(jié)為更早的相位(達(dá)成與上述1相似的效應(yīng)但受約束影響)。
由上所述，可看到關(guān)于起因及可能的解決方法的建立及保持問(wèn)題的對(duì)稱(chēng)性。移動(dòng)時(shí)鐘相位的已知的方法在不同的場(chǎng)合分別稱(chēng)為‘預(yù)計(jì)時(shí)滯’、‘松弛借用(slackborrowing)’、‘時(shí)間挪用’且被工業(yè)實(shí)踐所接受。
時(shí)序電路最優(yōu)化的另一種方法稱(chēng)為‘重新定時(shí)’[參考SIS論文]，其中寄存器的位置沿路徑移動(dòng)以試圖使延遲時(shí)間相等。饋給邏輯門(mén)電路的輸入的寄存器可移動(dòng)至邏輯門(mén)電路的輸出(或反之亦然)取決于維持邏輯等效及定時(shí)的熟知規(guī)則。
分級(jí)計(jì)時(shí)系統(tǒng)(優(yōu)先文獻(xiàn)分級(jí)時(shí)鐘)更早的旋轉(zhuǎn)時(shí)鐘中心電路注意通過(guò)形成給出的旋轉(zhuǎn)時(shí)鐘結(jié)構(gòu)的柵格來(lái)改進(jìn)時(shí)鐘發(fā)生及分布[在分級(jí)時(shí)鐘申請(qǐng)案中的先前圖式]。作為選擇概述了4相分布。討論了用于在芯片表面上的多頻率/相位相關(guān)時(shí)鐘發(fā)生器的局部化時(shí)鐘劃分及任意波形的發(fā)生且其稱(chēng)為BWB(二進(jìn)制波形區(qū)塊)。關(guān)鍵思想是使用配置于鏈中的局部通信狀態(tài)機(jī)的事件的全局同步化以避免長(zhǎng)距離通信的費(fèi)用。
當(dāng)去等此等思想時(shí)，能夠得出入在testchip4.ps中所展示的建議的測(cè)試芯片架構(gòu)。
在適當(dāng)?shù)谋尘靶畔⒋宋墨I(xiàn)的其余部分中陳述了對(duì)分級(jí)計(jì)時(shí)機(jī)制的其它最近的發(fā)展與改進(jìn)…松弛預(yù)算&多相計(jì)時(shí)——‘松弛’、‘臨界路徑’的概念松弛是在建立時(shí)間違規(guī)可能發(fā)生前在同步路徑上可用的‘空余’或‘松弛’時(shí)間的量的度量。如果同步機(jī)的所有路徑表現(xiàn)松弛，則然后可縮減時(shí)鐘循環(huán)直至一路徑變?yōu)椤R界’，即其達(dá)到建立時(shí)間極限。此然后即為系統(tǒng)的臨界路徑且設(shè)定時(shí)間(在單相系統(tǒng)中)。
多相同步系統(tǒng)(以及所謂異步系統(tǒng))即可能具有一個(gè)以上單定時(shí)參考的該等系統(tǒng)能夠通過(guò)重新預(yù)定管線(xiàn)來(lái)打破此時(shí)間極限以將松弛部分從快速路徑傳遞至經(jīng)受緊張或負(fù)性松弛的慢速路徑。在此等狀況下的限制在于對(duì)于N級(jí)管線(xiàn)，沿管線(xiàn)的N路徑的所有延遲的總數(shù)必須小于N*t循環(huán)。舉例而言，以1GHz操作的3級(jí)管線(xiàn)可能具有0.5nS、2nS、0.5ns的路徑，而且其將仍在1GHz下工作。
松弛以時(shí)間單位而測(cè)量(通常微微秒)且在用于同步電路的所有工作條件下必須為零或更高。負(fù)性松弛數(shù)字有時(shí)出現(xiàn)在定時(shí)分析中，其意味著時(shí)鐘周期必須增大以使電路工作。
僅指建立時(shí)間約束的松弛是在文獻(xiàn)中用來(lái)描述定時(shí)問(wèn)題使用最廣泛的術(shù)語(yǔ)。用于典型DFF邊沿觸發(fā)單相系統(tǒng)的保持時(shí)間違規(guī)易于調(diào)整且經(jīng)常不受到很多關(guān)注。對(duì)于概括性分析，不可能完全根據(jù)松弛研究同步系統(tǒng)，尤其在使用多相計(jì)時(shí)或透明(電平觸發(fā))雙穩(wěn)態(tài)多諧振蕩器之處。
用于同步操作給定建立及保持約束的完全條件在[Lui]中給出。
傳統(tǒng)同步系統(tǒng)設(shè)計(jì)流程同步機(jī)的設(shè)計(jì)涉及CAD工具步驟以產(chǎn)生照相平版印刷輸出。
5.高電平說(shuō)明(HDL)例如由人類(lèi)設(shè)計(jì)者制作的VHDL、Verilog源編碼。
6.邏輯合成——將想要的邏輯及狀態(tài)轉(zhuǎn)換映射到預(yù)設(shè)計(jì)鎖存器、門(mén)電路及緩沖器(共同作為單元)及網(wǎng)表(互連)的組合以實(shí)施該功能。時(shí)鐘控制鎖存器且控制從一個(gè)到下一個(gè)的狀態(tài)變化且經(jīng)常假定為定線(xiàn)在整個(gè)芯片上的單相控制線(xiàn)。
因?yàn)橹钡叫酒胖眉岸ň€(xiàn)為止最終寄生電容仍未知且可改變臨界路徑長(zhǎng)度，所以電路定時(shí)在此點(diǎn)僅是估計(jì)。
7.放置&定線(xiàn)放置使用CAD工具將單元定位于芯片布局上，該工具經(jīng)常嘗試許多可能的布局結(jié)構(gòu)以最優(yōu)化諸如‘最小導(dǎo)線(xiàn)長(zhǎng)度’、‘最優(yōu)定時(shí)’的各種功能。
定線(xiàn)自動(dòng)定線(xiàn)軟件接受由上述確定的單元放置信息，加上引腳(在各個(gè)單元上的互連位置)加上網(wǎng)表(其引腳連接至另一引腳)以確定互連路徑。
因?yàn)榧俣〞r(shí)鐘線(xiàn)將像電源線(xiàn)一樣隨處可用，所以放置通常不受時(shí)鐘信號(hào)思想的影響。
通過(guò)一稱(chēng)作‘CTS’時(shí)鐘樹(shù)合成特殊工具及一特殊自動(dòng)定線(xiàn)器(例如在更高級(jí)形式上可插入激活緩沖器組件的H樹(shù))來(lái)對(duì)時(shí)鐘線(xiàn)定線(xiàn)。
8.定時(shí)分析及收斂如今在工業(yè)中對(duì)上述任務(wù)存在許多可行的方法。上述提及的大多數(shù)算法使用啟發(fā)式及迭代法來(lái)實(shí)現(xiàn)最優(yōu)化。舉例而言，稱(chēng)作TimberWolf的熟知的自動(dòng)放置碼使用‘模擬退火’方法。單元隨機(jī)移動(dòng)且評(píng)估各個(gè)新的放置以觀(guān)察其是否改進(jìn)了在各次迭代中受到評(píng)估的任何數(shù)目的因素的目標(biāo)(降低了成本函數(shù))。普通成本函數(shù)是總導(dǎo)線(xiàn)長(zhǎng)度、延遲時(shí)間。由于‘單相隨處’方法意味著將時(shí)鐘視為更像電源及地線(xiàn)的全局資源，所以未采取與鎖存器放置相關(guān)的時(shí)鐘。
多旋轉(zhuǎn)旋轉(zhuǎn)時(shí)鐘設(shè)計(jì)流程1.HDL與上述相同2.邏輯合成與上述相同。標(biāo)準(zhǔn)工具從HDL碼運(yùn)行以產(chǎn)生邏輯門(mén)電路的列表、寄存器的初始列表及給出在各項(xiàng)之間的互連的網(wǎng)表。
3.序列最優(yōu)化及相位擴(kuò)展方法。
此為新步驟但基于已知的思想。
下列操作在根據(jù)指定參考論文的網(wǎng)表上執(zhí)行。
a)重新定時(shí)b)時(shí)鐘時(shí)滯預(yù)計(jì)c)視需要而定自邊沿觸發(fā)至電平觸發(fā)雙穩(wěn)態(tài)多諧振蕩器的轉(zhuǎn)換[TIM的論文]順序或同時(shí)執(zhí)行。[Liu]上述a、b、c的結(jié)果是一個(gè)新的網(wǎng)表，其中邏輯門(mén)電路保持與標(biāo)準(zhǔn)流程相同但寄存器結(jié)構(gòu)改變了(我們不會(huì)降低在此點(diǎn)使用諸如Espresso[berkeley]工具進(jìn)行邏輯最優(yōu)化的可能性)。(在網(wǎng)表中)各個(gè)寄存器的數(shù)目、放置可與標(biāo)準(zhǔn)流程不同。此外產(chǎn)生時(shí)滯時(shí)間表(各個(gè)寄存器的最優(yōu)相位的注解)且其為用于將此時(shí)間表(經(jīng)放置)映射到旋轉(zhuǎn)時(shí)鐘的本能上以產(chǎn)生此處概述的本發(fā)明的一個(gè)方面的多相時(shí)鐘的方法。
4.放置及定線(xiàn)我們稱(chēng)此類(lèi)算法(其中邏輯路徑單元相對(duì)于接下來(lái)放置在時(shí)鐘的已知相位點(diǎn)的鎖存器而放置)‘放置驅(qū)動(dòng)定時(shí)’，以與通常的試圖僅基于數(shù)據(jù)定時(shí)而放置的‘定時(shí)驅(qū)動(dòng)放置’進(jìn)行對(duì)比，其通常假定單相時(shí)鐘或至少一時(shí)鐘具有少量時(shí)滯。
經(jīng)改進(jìn)流程的原型使用內(nèi)置Timberwolf的新的成本函數(shù)以促進(jìn)靠近適當(dāng)鎖存器的放置門(mén)電路。在模擬退火方法的各個(gè)放置迭代中，確定對(duì)于饋給鎖存器的D輸入的單元的各個(gè)無(wú)關(guān)輸出的相位的容差。如果放置與鎖存器足夠接近(其通過(guò)連接至局部旋轉(zhuǎn)時(shí)鐘相位而具有適當(dāng)?shù)南辔?，則能夠維持放置。designflow.sdd的最終圖式展示4個(gè)可能的相位中的任一個(gè)對(duì)僅通過(guò)將通道形式排列于時(shí)鐘線(xiàn)內(nèi)的任何鎖存器適用。因此可對(duì)各個(gè)可能的鎖存器評(píng)估4個(gè)可能相位以增加可找到適當(dāng)定時(shí)且將達(dá)成負(fù)載完全擴(kuò)展至旋轉(zhuǎn)時(shí)鐘的可能性。透明傳遞鎖存器的使用將進(jìn)一步擴(kuò)展邊緣。
放置的結(jié)果饋給能夠以標(biāo)準(zhǔn)工具達(dá)成的布局的定線(xiàn)相位。
旋轉(zhuǎn)計(jì)時(shí)電路的測(cè)試因?yàn)槟芰堪陔娐分星也荒芤酝耆芸氐姆绞搅⒓瘁尫?，所以如旋轉(zhuǎn)計(jì)時(shí)[參考原始專(zhuān)利案]的基于振蕩器的耦合LC本質(zhì)上難以由于選通、測(cè)試的目的而停止。
此部分的其余部分從原理上描述了對(duì)鎖存器及輔助電路的附加部分以允許通過(guò)由時(shí)鐘驅(qū)動(dòng)的存儲(chǔ)組件(鎖存器或DFF)的修改的間接方式在旋轉(zhuǎn)計(jì)時(shí)芯片上進(jìn)行單步執(zhí)行、BIST及掃描測(cè)試。
基本原理是將數(shù)據(jù)門(mén)電路鎖存器同步地連接至?xí)r鐘線(xiàn)以模擬傳統(tǒng)時(shí)鐘選通其中將AND門(mén)插入時(shí)鐘路徑。時(shí)鐘選通與數(shù)據(jù)選通直接等效，且其外部沒(méi)有可察覺(jué)的差異且在區(qū)域上沒(méi)有可實(shí)施的差異。
同步數(shù)據(jù)選通(如在下文所提出的鎖存器內(nèi)實(shí)施)先前提出的電路專(zhuān)利案說(shuō)明了用于作為對(duì)時(shí)鐘選通的替代的旋轉(zhuǎn)時(shí)鐘的數(shù)據(jù)選通。
因?yàn)橥Ｖ股嫌涡盘?hào)的動(dòng)作將在幾個(gè)循環(huán)內(nèi)阻止下游信號(hào)的動(dòng)作，所以在有效性方面此完全等效，但可節(jié)約面積。[查閱BDD圖表的新概念且查找何處為停止前向切換動(dòng)作的數(shù)據(jù)選通的最佳位置——可能僅有幾個(gè)這樣的位置]專(zhuān)利案[PCT，或許更早的一個(gè)]具有使旋轉(zhuǎn)時(shí)鐘斷電——一旦使用鎖存器進(jìn)行有序‘停止’則此可完成。
對(duì)具有傳遞晶體管的真正時(shí)鐘選通的說(shuō)明。
更新的電路此處建議方法繼續(xù)擴(kuò)展上述概念及由旋轉(zhuǎn)時(shí)鐘驅(qū)動(dòng)的同步門(mén)電路鎖存器組件以防止假取樣。
此等電路需要用于多循環(huán)全局同步化使用由相位鎖定全局時(shí)鐘控制的局部協(xié)同操作狀態(tài)機(jī)的電路[Keiths的新電路]。
對(duì)于適當(dāng)旋轉(zhuǎn)時(shí)鐘流程的鎖存器技術(shù)所有同步系統(tǒng)依賴(lài)某種鎖存組件來(lái)控制數(shù)據(jù)流。此等在不同的場(chǎng)合稱(chēng)為鎖存器、D雙穩(wěn)態(tài)定線(xiàn)振蕩器(DFF)、寄存器。此等電路使用時(shí)鐘通過(guò)允許僅改變相對(duì)于時(shí)鐘定時(shí)源的特定時(shí)間來(lái)減少路徑延遲的不確定性。
自從20世紀(jì)80年代后期，在工業(yè)實(shí)踐中已經(jīng)采用單相邊沿觸發(fā)D雙穩(wěn)態(tài)多諧振蕩器的方法。對(duì)于先前普通多相時(shí)鐘分布方法的最大障礙是難以創(chuàng)建及分布一個(gè)以上的時(shí)鐘相位而同時(shí)互相維持相對(duì)相位精確度。
對(duì)于旋轉(zhuǎn)計(jì)時(shí)，評(píng)估許多不同的DFF、傳遞鎖存器設(shè)計(jì)。然而，由于其單相行數(shù)，大多數(shù)鎖存器及FF使用內(nèi)部緩沖器及反相器。當(dāng)從諸如旋轉(zhuǎn)時(shí)鐘的真微分時(shí)鐘源驅(qū)動(dòng)時(shí)，不需要此等裝置。
對(duì)于以基于LC的計(jì)時(shí)機(jī)制使用的任何鎖存器裝置的另一個(gè)有用的屬性是對(duì)轉(zhuǎn)子配線(xiàn)呈現(xiàn)恒定的電容性負(fù)載(時(shí)鐘負(fù)載不依賴(lài)于穿過(guò)鎖存器的數(shù)據(jù))。若無(wú)此屬性可能存在更壞的邏輯路徑的狀況，其中所有鎖存器數(shù)據(jù)從0切換為1，其改變電容、因此的周期及因此的相位穩(wěn)定性。
存在由旋轉(zhuǎn)時(shí)鐘的多環(huán)提供的對(duì)于電容變化的固有容差。
真DFF鎖存器圖？展示了適用于旋轉(zhuǎn)時(shí)鐘的真邊沿觸發(fā)DFF鎖存器。其具有許多關(guān)于用于旋轉(zhuǎn)計(jì)時(shí)操作的先前列出的時(shí)鐘輸入的較佳特征。
注意來(lái)自緩沖輸出及STOP組件的反饋給出邊沿觸發(fā)特征，其中無(wú)論在D輸入發(fā)生任何事件在激活上升邊沿后輸出狀態(tài)不可能改變。
在時(shí)鐘循環(huán)的未激活部分關(guān)斷PS及NS以重新準(zhǔn)備鎖存器。
(來(lái)自上文的波形圖)偽DFF鎖存器建議[constant_clock_C2.ps——具有SRAM I/F](來(lái)自上文的波形圖)在圖？中展示取樣器及更快鎖存器組件的設(shè)計(jì)。
電路實(shí)質(zhì)上為傳遞鎖存器但希望具有類(lèi)似于DFF的特征及類(lèi)似于DFF操作。
由于其透明而時(shí)鐘為高，其與DFF相比具有長(zhǎng)保持時(shí)間的特征，對(duì)DFF來(lái)說(shuō)其為代替品。然而可知，由于在鎖存器的輸出級(jí)的延遲時(shí)間，其在高頻時(shí)的此保持時(shí)間小于時(shí)鐘循環(huán)的1/2，且當(dāng)在一特定或小范圍(或許2∶1范圍內(nèi))操作頻率操作時(shí)在其與主從鎖存器之間存在極小差異。
將此鎖存器安全地使用于多相計(jì)時(shí)中需要排序最優(yōu)化級(jí)滿(mǎn)足所有鎖存器的建立/保持時(shí)間。
將鎖存器設(shè)計(jì)為分離路徑，其中零與一電路分離以改進(jìn)速度且消除交叉?zhèn)鲗?dǎo)。
注意計(jì)時(shí)晶體管N1、P1與數(shù)據(jù)不相符但連接至電源。因?yàn)橛?jì)時(shí)晶體管通道從到在通過(guò)晶體管源連接的兩時(shí)鐘(邏輯真及補(bǔ)碼)的各個(gè)半時(shí)鐘相位的接地(Gnd)的任一VDD固體路徑(solid path)完全充電及放電，所以門(mén)電路電容基本上不隨數(shù)據(jù)輸入值變化。
保持，即停止配置晶體管N5、P5控制“有效時(shí)鐘選通”。而對(duì)于SOI工藝，具有旋轉(zhuǎn)時(shí)鐘的邏輯真時(shí)鐘選通是可行的，整體CMOS具有太多的RC很難有效進(jìn)行時(shí)鐘選通。在申請(qǐng)案中展示幾乎不需要選通旋轉(zhuǎn)時(shí)鐘(當(dāng)其不使用較大的能量時(shí)為何禁用時(shí)鐘？)但對(duì)于掃描測(cè)試(見(jiàn)下文部分)必須保持該狀態(tài)。當(dāng)*STOP為高且STOP為低時(shí)，N5、P5執(zhí)行為‘有效時(shí)鐘選通’的‘?dāng)?shù)據(jù)選通’以保持鎖存器的狀態(tài)。阻流數(shù)據(jù)也使得鎖存器下游邏輯未激活從而減少與能量消耗相關(guān)的數(shù)據(jù)動(dòng)作——又與時(shí)鐘選通直接相似。
(理想地停止信號(hào)具有低阻抗開(kāi)/關(guān)驅(qū)動(dòng)特征但高阻抗靜態(tài)驅(qū)動(dòng)以隔離來(lái)自D輸入路徑的門(mén)電路電容直至其降低鎖存器的操作)。
STOP信號(hào)事件的發(fā)生必須在時(shí)間上仔細(xì)地控制。在GB0203605.1中概述的全局同步方法及在此概述的此電路的改進(jìn)形式可達(dá)成此立刻凍結(jié)整個(gè)同步機(jī)狀態(tài)的全局同時(shí)“STOP”信號(hào)——在該點(diǎn)狀態(tài)可轉(zhuǎn)儲(chǔ)。
在STOP信號(hào)由邏輯信號(hào)產(chǎn)生之處，可實(shí)施有效“功能時(shí)鐘選通”——可能由局部旋轉(zhuǎn)時(shí)鐘授權(quán)以確保開(kāi)始/停止僅在鎖存器未激活期間發(fā)生。
時(shí)鐘動(dòng)作通常將在停止周期內(nèi)延續(xù)，使得重新開(kāi)始可同步化且無(wú)假信號(hào)。
使用具有不同時(shí)鐘相位的偽DFF如果需要，則上述討論的鎖存器可成對(duì)使用以作用于一信號(hào)。該對(duì)的各個(gè)鎖存器具有不同*CLK及CLK定向以實(shí)施可減低至很低速度的非擊穿DFF類(lèi)型配置。
另一選擇在于該對(duì)可使用90度(4相)相對(duì)對(duì)準(zhǔn)且給定的延遲時(shí)間將不經(jīng)受在一組寬高時(shí)鐘頻率下的擊穿。
此代表了非常積極的方法，但電源電壓裝倉(cāng)應(yīng)將所有保持失效排除——如果芯片在保持時(shí)間失效，則減小電源電壓。將電位移到建立時(shí)間失效——但具有透明鎖存器也將需要在此編入某預(yù)算。
全局同步方法——例如同時(shí)產(chǎn)生用于在整個(gè)芯片上的鎖存器的STOP信號(hào)。
已知很難在很短的時(shí)鐘循環(huán)內(nèi)在芯片上傳輸全局信號(hào)。測(cè)量諸如邏輯真?zhèn)鬏斁€(xiàn)技術(shù)(光速應(yīng)用)的措施可擴(kuò)展信號(hào)在給定時(shí)間周期內(nèi)移動(dòng)的距離，但通常當(dāng)更新率很慢時(shí)無(wú)需此方法的耗用。
此處給出的電路的目的在于使低速外部事件的同步化通常低耗用的方法具有高速內(nèi)部旋轉(zhuǎn)計(jì)時(shí)。信號(hào)取樣不足，是由于許多旋轉(zhuǎn)時(shí)鐘周期允許低速信號(hào)變得穩(wěn)定(給其時(shí)間以自外部引腳在芯片上充分傳播)但在高速時(shí)鐘的此/N計(jì)數(shù)等待時(shí)間后，事件在整個(gè)芯片上可為同步進(jìn)行。
信號(hào)的此使用將是用于鎖存器控制的STOP信號(hào)(見(jiàn)圖？鎖存器設(shè)計(jì))。舉例而言，將外部STOP信號(hào)驅(qū)動(dòng)至芯片且再同步方法(以時(shí)鐘的局部未激活相位為動(dòng)力運(yùn)轉(zhuǎn))將產(chǎn)生所需的STOP信號(hào)而無(wú)訛誤。
具有在整個(gè)芯片區(qū)域上有效地同時(shí)停止整個(gè)芯片的能力的低互連的通常問(wèn)題以等待時(shí)間為代價(jià)得到了克服。在[原始分級(jí)時(shí)鐘編檔]的關(guān)于Multiple Global，frequency-divided clocks的部分中描述了通過(guò)多重短距離局部同步鏈路用于全局多循環(huán)同步化的必需機(jī)制。
此處提供了額外的圖表[keith的圖式]以說(shuō)明此可如何實(shí)施的詳情的另一實(shí)例。
(Keith′s的分頻器形式——他發(fā)送給我的電路)。
經(jīng)修改的門(mén)電路——包括鎖存功能。
相對(duì)于標(biāo)準(zhǔn)與非門(mén)的僅有的變化是時(shí)鐘選通功率晶體管。當(dāng)時(shí)鐘未激活時(shí)，門(mén)電路沒(méi)有通電且不能驅(qū)動(dòng)互連。在時(shí)鐘的激活部分，輸出電容以通常與非功能充電(A&B)。以此方式選通能夠控制用于早期輸入信號(hào)的輸出轉(zhuǎn)換。
選通互連(即同步中繼器)數(shù)據(jù)的選通可在邏輯門(mén)電路及鎖存器的外部執(zhí)行。圖式展示了與互連相符合而放置的門(mén)電路。將存在某由數(shù)據(jù)而定的時(shí)鐘電容且此可允許在有限量?jī)?nèi)。當(dāng)緩沖時(shí)其變?yōu)橥街欣^器。此等項(xiàng)目及的經(jīng)修改的門(mén)電路通常將不會(huì)插入以保持狀態(tài)(因此無(wú)需‘可停止’)及功能從而補(bǔ)償在路徑的多重支路周?chē)难舆t[視排序最優(yōu)化策略而定]。
數(shù)字電路的測(cè)試(背景信息)同步VLSI芯片需要計(jì)時(shí)系統(tǒng)不僅提供系統(tǒng)定時(shí)以控制鎖存器及其它存儲(chǔ)組件，而且提供一種機(jī)制以協(xié)助測(cè)試已完成的硅，該硅可具有由例如在制造/平版期間分別由污染或光學(xué)問(wèn)題引起的物理缺陷的某些失效形式。某些最常見(jiàn)的故障為1.鎖定故障此為引起電路節(jié)點(diǎn)鎖定在邏輯‘0’或邏輯‘1’處的缺陷。
2.延遲故障不會(huì)影響邏輯操作但引起路徑(通常)花費(fèi)比通常更長(zhǎng)的時(shí)間來(lái)評(píng)估的故障。此故障使裝置不能在所要的時(shí)鐘速度工作且可使該裝置滯銷(xiāo)。
3.泄漏電流故障其中動(dòng)態(tài)節(jié)點(diǎn)不能使其電荷保持最短的時(shí)間。此故障在根本不工作的裝置或在高溫下或低于額定操作速度的情況下可見(jiàn)。
上述為在制造中的常見(jiàn)的隨機(jī)失效且某種程度上降低了良率，但即使正確設(shè)計(jì)的裝置可受到可影響每一芯片制造的其它系統(tǒng)故障的影響——有時(shí)光學(xué)干涉或制造容差的組合可在每一芯片上的同一點(diǎn)或在晶圓的相同區(qū)域上的芯片上產(chǎn)生不想要的特征。
系統(tǒng)故障最棘手且必須排除且可能需要對(duì)掩碼再修正或?qū)^(guò)程重返工。在任何狀況下，除非通過(guò)測(cè)試能夠診斷問(wèn)題，否則校正是不可能的且良率可能為零。
外部測(cè)試/排除如今從芯片外部排除故障僅得到有限應(yīng)用——僅VLSI裝置使用的信號(hào)的一小部分在外部引腳上可供測(cè)量。同樣的問(wèn)題適用于激勵(lì)器——引腳不足。最終現(xiàn)代芯片可運(yùn)行的速度通常10倍于生產(chǎn)線(xiàn)測(cè)試器可操作的速度或甚至更快。
測(cè)試輔助(內(nèi)部的)當(dāng)前解決方法為提供特定芯片上的硬件以能夠使用測(cè)試模式來(lái)測(cè)試裝置本身。此等數(shù)字測(cè)試模式可使用已知的激勵(lì)器來(lái)運(yùn)用裝置的內(nèi)部邏輯，且由于假定邏輯為確定性的，如果裝置是功能性的且此輸出在芯片工作時(shí)可測(cè)試以檢查芯片是否工作，則輸出應(yīng)當(dāng)是可預(yù)測(cè)的。
對(duì)于常規(guī)JTAG(公開(kāi)標(biāo)準(zhǔn))掃描測(cè)試，使用ATPG(自動(dòng)測(cè)試模式發(fā)生)軟件在通過(guò)邏輯合成進(jìn)行的邏輯組件的設(shè)計(jì)期間[參考案來(lái)自Berkeley的SIS公共領(lǐng)域系統(tǒng)]產(chǎn)生測(cè)試模式。設(shè)計(jì)測(cè)試模式以充分應(yīng)用邏輯從而暴露任何可能的鎖定故障。使用移位寄存器(或可能的DFF重新配置以作為鏈)以在測(cè)試模式中移位作為機(jī)器狀態(tài)(在任何時(shí)間完全通過(guò)在其存儲(chǔ)組件內(nèi)的狀態(tài)界定同步系統(tǒng))，可發(fā)出單個(gè)時(shí)鐘脈沖以將機(jī)器狀態(tài)移至下一狀態(tài)。然后讀出自邏輯俘獲的新?tīng)顟B(tài)且將其與所預(yù)期的結(jié)果進(jìn)行比較。
此為耗時(shí)過(guò)程且測(cè)試器時(shí)間很昂貴。另一缺點(diǎn)在于由于由測(cè)試器產(chǎn)生的時(shí)鐘周期通常不夠快，基于掃描的方法傳統(tǒng)上僅可識(shí)別鎖定故障，但不能識(shí)別泄漏故障與延遲故障。第二方法稱(chēng)作內(nèi)置自測(cè)法(BIST)，其中采用芯片級(jí)偽隨機(jī)模式發(fā)生器。此等各產(chǎn)生確定的但高度可變的模式(由時(shí)鐘排序)且該模式傳播邏輯。俘獲且壓縮(condese)來(lái)自邏輯的輸出使用一類(lèi)再次與時(shí)鐘同步的運(yùn)行校驗(yàn)和算法。在一系列許多時(shí)鐘循環(huán)后，如果邏輯運(yùn)行正常，則校驗(yàn)和應(yīng)為一已知的值。此能夠以相對(duì)于熟知良好取樣校驗(yàn)和或由了解發(fā)生器模式及校驗(yàn)和發(fā)生器操作的軟件而計(jì)算出的校驗(yàn)和的方式測(cè)試。
BIST具有其將以不受測(cè)試器限制而約束的全時(shí)鐘率工作且其比自測(cè)快得多的優(yōu)點(diǎn)。
問(wèn)題在于由于預(yù)置芯片的確切狀態(tài)不可行，故障范圍不是100％且詳盡的排除故障更困難。
當(dāng)由于耦合問(wèn)題而產(chǎn)生的許多次延遲故障并非總能被偽隨機(jī)序列俘獲時(shí)，延遲故障的范圍不完全。
掃描類(lèi)型電路此是應(yīng)用于旋轉(zhuǎn)計(jì)時(shí)電路且利用‘光速’鏈路來(lái)傳輸比平常中繼互連更快的串行數(shù)據(jù)(如掃描數(shù)據(jù))的掃描方法的實(shí)例。
上述電路的特征單步能(使用外部階躍信號(hào))——可能為在100個(gè)時(shí)鐘內(nèi)的一個(gè)內(nèi)部脈沖。
全速運(yùn)行直至計(jì)數(shù)N然后停止且處于轉(zhuǎn)儲(chǔ)狀態(tài)(很難但是為查找故障循環(huán)的快速方法)掃描輸入完全狀態(tài)(以高速進(jìn)行排序的移動(dòng)點(diǎn))以高速使用光速鏈路掃描輸出狀態(tài)定時(shí)序列掃描輸入使用未激活EN_m及EN掃描輸入。
Q將保持先前值(掃描輸出——在一1/2循環(huán)中對(duì)M取樣(讀出舊狀態(tài)))將通過(guò)在來(lái)自移動(dòng)點(diǎn)寄存器的下一1/2循環(huán)上掃描輸入而設(shè)定M。
步進(jìn)及停止整個(gè)芯片同步CLK變低(僅在單步循環(huán)前)。
在CLK＝LOW(為高時(shí)間作預(yù)備)其不會(huì)引起任何輸出時(shí)EN_s應(yīng)變高。
CLK變高，來(lái)自主(最后掃描輸入或最后從D取樣)中的數(shù)據(jù)的Q(從)輸出開(kāi)始有效。
在CLK＝HIGH時(shí)間期間(*CLK未激活)EN_m變高，其允許當(dāng)CLK變回低時(shí)主寄存器進(jìn)行取樣。
CLK再次變低(*CLK變高)主寄存器對(duì)數(shù)據(jù)取樣。
EN_s應(yīng)變低以防止所俘獲的數(shù)據(jù)在下一1/2循環(huán)上前進(jìn)。
CLK再次變高。主寄存器停止對(duì)數(shù)據(jù)取樣。
EN_m應(yīng)變低以使下次時(shí)鐘變低，不進(jìn)行新的取樣(否則由于將存在整個(gè)新的時(shí)間取樣而其將破壞延遲故障測(cè)試)(此處在時(shí)鐘上進(jìn)行例如多次取樣而不改變Q的虛擬/n的無(wú)關(guān)可能性)掃描輸出/輸入現(xiàn)可執(zhí)行掃描輸出及輸入——例如輸入新矢量而將舊的取出。
離線(xiàn)比較讀出與所預(yù)測(cè)的ATPG矢量OR(或)新步驟現(xiàn)再次進(jìn)行Goto步驟(基于普遍芯片范圍事件)因?yàn)槿绻d入新數(shù)據(jù)則其將在新周期內(nèi)刷新輸出，所以上述方法將找到延遲故障。
當(dāng)CLK為高時(shí)EN_m可改變(*CLK為低)當(dāng)CLK為低時(shí)，EN_s可改變對(duì)鎖存器數(shù)據(jù)的SRAM型界面通常將使用掃描鏈技術(shù)來(lái)對(duì)芯片掃描輸入及掃描輸入測(cè)試數(shù)據(jù)(見(jiàn)上文)。
此處所建議的替代電路使用對(duì)鎖存器給出隨機(jī)讀寫(xiě)存取的SRAM型界面。
根據(jù)先前概述的預(yù)制旋轉(zhuǎn)時(shí)鐘布局技術(shù)，鎖存器可排列為在時(shí)鐘線(xiàn)下方的行與列(鎖存器也可放置于任意位置且導(dǎo)線(xiàn)可將其連接至最近的旋轉(zhuǎn)時(shí)鐘線(xiàn))。此行/列布局完全對(duì)應(yīng)于SRAM布局(在工業(yè)中已熟知)且隨著修改鎖存器存儲(chǔ)組件可配置為完全如展示具有晶體管N7…N9的鎖存器、單列選擇線(xiàn)及行選擇線(xiàn)WRITE、READ的鎖存器一樣地工作。也可在金屬層內(nèi)以與模擬X/Y形式中的時(shí)鐘結(jié)構(gòu)不同的結(jié)構(gòu)對(duì)數(shù)據(jù)信號(hào)定線(xiàn)。行、列、數(shù)據(jù)信號(hào)將發(fā)送至衰減器以使信號(hào)離開(kāi)芯片以連接至測(cè)試器。此外芯片自身(或許芯片級(jí)測(cè)試控制器)可對(duì)自測(cè)鎖存器驅(qū)動(dòng)SRAM界面。
所耗用的SRAM很小——具有100K鎖存器的10×10mm的芯片代表0.1M位的SRAM——由現(xiàn)代標(biāo)準(zhǔn)看來(lái)很小。同樣的芯片可能在板上具有2M位的高速緩沖存儲(chǔ)器。在導(dǎo)線(xiàn)及引腳上的耗用很少。測(cè)試模式無(wú)需為次毫微秒存取(不像高速緩沖存儲(chǔ)器)，因此設(shè)計(jì)相當(dāng)直接。STOP信號(hào)及SRAM讀取/寫(xiě)入界面的內(nèi)部控制允許任意局部化測(cè)試、狀態(tài)轉(zhuǎn)儲(chǔ)/鎖存器狀態(tài)的恢復(fù)(或許對(duì)外部存儲(chǔ)器)且可有助于斷電模式。
隨機(jī)存取測(cè)試解決了代表掃描鏈方法的兩問(wèn)題1.消除了來(lái)自?huà)呙桄渼?dòng)作的過(guò)剩功率(因?yàn)樾酒系乃羞壿嬳?xiàng)目將由移位數(shù)據(jù)激活，所以通常引起過(guò)多能量消耗)。
2.因?yàn)橐莆籗RAM測(cè)試界面本身是并行的，所以改進(jìn)了相對(duì)于掃描鏈的測(cè)試帶寬(低速并行測(cè)試器可達(dá)成更高的通過(guò)量)N計(jì)數(shù)測(cè)試模式無(wú)論SCAN或SRAM界面，對(duì)機(jī)器狀態(tài)進(jìn)行快照然后對(duì)機(jī)器狀態(tài)進(jìn)行轉(zhuǎn)儲(chǔ)將能夠進(jìn)行有效的診斷。
在工業(yè)中實(shí)施的機(jī)制為對(duì)分檢索。
在此模式中，對(duì)機(jī)器的狀態(tài)(所有存儲(chǔ)組件的狀態(tài))初始化(以?huà)呙栎斎胧噶繌?fù)位或預(yù)置)。然后發(fā)出將機(jī)器移至第N循環(huán)上的N時(shí)鐘循環(huán)。
外部轉(zhuǎn)儲(chǔ)該狀態(tài)且其與由仿真硬件的模擬器預(yù)測(cè)的狀態(tài)相比較。如果兩組狀態(tài)數(shù)據(jù)不匹配，則然后邏輯操作在N循環(huán)中的某處失效。測(cè)試自同樣的初始狀態(tài)重復(fù)但以N/2循環(huán)及狀態(tài)與由模擬器預(yù)測(cè)的N/2狀態(tài)進(jìn)行比較。視各次比較的結(jié)果而定，下一次測(cè)試可能為N/4或N*3/4。很快將確定引起故障的確切的時(shí)鐘循環(huán)。
圖式展示了用來(lái)在使用本文中先前詳盡描述的較低速率的事件的全局同步化的N計(jì)數(shù)后，驅(qū)動(dòng)芯片級(jí)STOP信號(hào)的外部計(jì)數(shù)器。
在計(jì)數(shù)N事件后對(duì)芯片給出‘STOP’信號(hào)。
很明顯該/N計(jì)數(shù)器也可在生產(chǎn)芯片的內(nèi)部。
可采用全局同步電路方法——所展示的控制輸入中的一個(gè)可為對(duì)所展示的電路可在整個(gè)芯片上轉(zhuǎn)換此的‘STOP’信號(hào)。對(duì)于N循環(huán)然后停止的信號(hào)輸入，能夠以相同方式使用等待事件。在用于STOP的N循環(huán)然后停止機(jī)制(假定8個(gè)循環(huán)延遲)中芯片上可能存在等待時(shí)間的Y循環(huán)，但如果測(cè)試器輸入N-Y而非N作為在所展示的寄存器的數(shù)目，則在正確的循環(huán)上將發(fā)生中斷。
節(jié)能模式先前分級(jí)計(jì)時(shí)機(jī)制概述了頻率控制的方法。先前應(yīng)用展示了電壓調(diào)節(jié)與改變電源電壓以在空載時(shí)減小功率。
此可擴(kuò)展至電壓隨速度變化瞬時(shí)成比例變化。例如逐漸降低頻率(平滑地)同時(shí)降低電源電壓——在此，此可輕松實(shí)現(xiàn)。此外，如果數(shù)據(jù)選通，則芯片電壓可降低至低于其存在邏輯功能但狀態(tài)不丟失的程度。
軟件流程改進(jìn)當(dāng)將旋轉(zhuǎn)時(shí)鐘方法應(yīng)用于現(xiàn)有設(shè)計(jì)時(shí)，通常的要求是改進(jìn)性能且降低能量消耗。
現(xiàn)有設(shè)計(jì)最可能為使用DFF寄存器的單相、假定零(或低)時(shí)滯方法。
一種改進(jìn)同步性能的熟知的方法是應(yīng)用管線(xiàn)技術(shù)。管線(xiàn)將存儲(chǔ)組件插入在路徑中順序放置的邏輯門(mén)電路之間以減小在重新同步前的門(mén)電路延遲的值。
‘系統(tǒng)寄存器’、‘管線(xiàn)寄存器’的定義系統(tǒng)寄存器我們定義為來(lái)自初始DFF合成電路(在饋入特定流程以前)的寄存器中的一個(gè)。增加以實(shí)施用于旋轉(zhuǎn)時(shí)鐘流程的管線(xiàn)的額外寄存器定義為‘管線(xiàn)寄存器’。
在環(huán)路上的額定‘同相’抽頭點(diǎn)處保持‘系統(tǒng)寄存器’意味著不改變高電平定時(shí)分析。
使用偽DFF類(lèi)型的設(shè)計(jì)/定時(shí)分析在時(shí)鐘邊沿之前用于改變數(shù)據(jù)的設(shè)計(jì)(如DFF)利益透明度給出某安全因素，即如果邊沿較遲到達(dá)，則其將較遲傳播且希望遲滯不會(huì)在下游累積，使得物體失效。
可使用標(biāo)準(zhǔn)定時(shí)分析‘系統(tǒng)’寄存器(非管線(xiàn)寄存器)可在環(huán)路的單相部分，假定回路中+/-2.5％＝5％＝10％且可簡(jiǎn)化定時(shí)分析。
系統(tǒng)寄存器可用作在定時(shí)分析引擎中的‘參考點(diǎn)’，而無(wú)需擔(dān)心所有延遲將協(xié)助降低對(duì)可能的狀態(tài)/時(shí)間轉(zhuǎn)換圖表的剖析。
在增加旋轉(zhuǎn)時(shí)鐘管線(xiàn)組件(傳遞鎖存器)之前，系統(tǒng)寄存器可能對(duì)應(yīng)于低速ASIC寄存器，且代表結(jié)構(gòu)的一個(gè)良好的結(jié)束點(diǎn)。
在排序最優(yōu)化期間使組件同步的選擇在將概述的流程中，采取重新定時(shí)及時(shí)鐘安排的算法將從上述列表中選出適當(dāng)?shù)难b置。將選擇全DFF(或在相反相對(duì)定相上背-背的兩通道型鎖存器)用于系統(tǒng)寄存器(如上所定義的)，當(dāng)通道型鎖存器的保持時(shí)間需求不會(huì)引起問(wèn)題時(shí)，將選擇單偽DFF。
為達(dá)成可檢測(cè)性，可能將選擇兩先前選擇而配置。
然后，當(dāng)掃描性不重要時(shí)，可根據(jù)精細(xì)顆粒管線(xiàn)級(jí)使用時(shí)鐘選通邏輯門(mén)電路思想。最后，可插入選通互連電路以使路徑延遲變化(來(lái)自發(fā)送通過(guò)路徑的不同邏輯狀態(tài))正?；?。
管線(xiàn)緩沖器[見(jiàn)所包括的材料]為何此等將用于整個(gè)系統(tǒng)解釋。
MISC CIRCUITS使用多相旋轉(zhuǎn)時(shí)鐘電容性地驅(qū)動(dòng)單個(gè)點(diǎn)的波形成形[capacitor_array_waveshaping.ps]當(dāng)驅(qū)動(dòng)絕熱或能量恢復(fù)邏輯電路時(shí)，需要上升以產(chǎn)生不及陡方波的邊沿。前述圖表給出了使用多相抽頭點(diǎn)以產(chǎn)生電容性分頻器效果的簡(jiǎn)單方法。使用不同尺寸的電容器可設(shè)計(jì)出波形。全部陣列電容對(duì)負(fù)載(對(duì)地)電容的比率確定了最終波的振幅。
在具有不同于3f頻率差異[4phase_f_lock.ps]的旋轉(zhuǎn)時(shí)鐘之間的相位鎖定是一部分電路，該電路給出了其中使用邏輯選通的對(duì)多相且低速時(shí)鐘及兩相高速旋轉(zhuǎn)時(shí)鐘共同相位鎖定的通常方法?？煽吹脚c絕熱分頻器概念的相似之處。注意2相、4相的區(qū)別僅在對(duì)旋轉(zhuǎn)時(shí)鐘的幾何連接點(diǎn)導(dǎo)線(xiàn)布線(xiàn)問(wèn)題上——此由于所有‘液’相在每一環(huán)路上可用。
SGIG權(quán)利要求邏輯電路，其由絕熱旋轉(zhuǎn)時(shí)鐘驅(qū)動(dòng)，其中互連電容以及邏輯電容變?yōu)樾D(zhuǎn)時(shí)鐘負(fù)載的擴(kuò)展且因此能量可再循環(huán)。
如上所述，其中僅使用Nfet。
如上所述，其中使用充電泵取樣檢驗(yàn)寄存器光速權(quán)利要求(返回關(guān)于用于數(shù)據(jù)轉(zhuǎn)移機(jī)制的第一時(shí)鐘專(zhuān)利的第一美國(guó)分案)傳輸線(xiàn)鏈路，其具有額定電源電壓的比率與互連電容對(duì)VDD/VSS的電容性分壓器比率相同的自偏移終端，進(jìn)而減小了電源噪聲靈敏度。
脈沖傳輸線(xiàn)驅(qū)動(dòng)模式以?xún)H產(chǎn)生高頻組件且在不簡(jiǎn)化預(yù)補(bǔ)償而允許高增益的位之間不存在剩余信號(hào)。
與美國(guó)分案相似的權(quán)利要求，其關(guān)于在兩端將其連接至旋轉(zhuǎn)時(shí)鐘源，且了解在導(dǎo)線(xiàn)向下的相位延遲且選擇在接收器的可能的4(或更多)相中的一相以使解碼同步。
擴(kuò)展至使用4相重復(fù)取樣對(duì)芯片外的信號(hào)的發(fā)送。
本發(fā)明的一個(gè)方面教示了來(lái)自旋轉(zhuǎn)時(shí)鐘的絕熱分頻器的準(zhǔn)備。
本發(fā)明的另一方面提供使用分布式數(shù)字符串行界面驅(qū)動(dòng)切換電容負(fù)載選擇以改變振蕩器的LC操作頻率的頻率控制。
本發(fā)明的另一方面提供如上所述有效覆蓋大范圍頻率/相位鎖定的由控制器或FSM驅(qū)動(dòng)的可變電抗器與切換電容器的組合。
根據(jù)本發(fā)明的同步系統(tǒng)設(shè)計(jì)方法(流程)包括下列算法及步驟時(shí)鐘安排及重新定時(shí)(排序步驟或同時(shí)優(yōu)化)，其引導(dǎo)自動(dòng)放置步驟以根據(jù)在真正芯片上的最優(yōu)化而傳送多相表。
其中同步中繼器、鎖存器或時(shí)鐘選通邏輯門(mén)電路由多相時(shí)鐘選擇性地驅(qū)動(dòng)以使路徑延遲變化正?；以试S更積極的定時(shí)預(yù)算。
本發(fā)明的另一方面提供由絕熱旋轉(zhuǎn)時(shí)鐘驅(qū)動(dòng)的邏輯電路，其中互連電容以及邏輯電容變?yōu)樾D(zhuǎn)時(shí)鐘負(fù)載的擴(kuò)展且因此能量可再循環(huán)。僅使用Nfet為佳，而且在有利的發(fā)展中也使用充電泵取樣檢驗(yàn)寄存器。
本發(fā)明也提供傳輸線(xiàn)鏈路，其具有額定電源電壓的比率與互連電容對(duì)VDD/VSS的電容性分壓器比率相同的自偏移終端，進(jìn)而減小了電源噪聲靈敏度。且脈沖傳輸線(xiàn)驅(qū)動(dòng)模式以?xún)H產(chǎn)生高頻組件且在不簡(jiǎn)化預(yù)補(bǔ)償?shù)那闆r下允許高增益的位之間不存在剩余信號(hào)。
傳輸線(xiàn)鏈路在兩端有利地鏈結(jié)至旋轉(zhuǎn)時(shí)鐘源，且了解在導(dǎo)線(xiàn)下的相位延遲且選擇在接收器的可能的4(或更多)相中的一相以使解碼同步。
該配置可使用4相重復(fù)取樣擴(kuò)展至芯片外的信號(hào)的發(fā)送。
權(quán)利要求
1.一種同步一電路的方法，其包括以下步驟使用一高頻時(shí)鐘信號(hào)使所述電路全局同步化的步驟，進(jìn)一步通過(guò)由所述高頻時(shí)鐘計(jì)時(shí)的協(xié)作短程狀態(tài)機(jī)以多重較低頻率進(jìn)行同步化的步驟，及通過(guò)交換其間的翻轉(zhuǎn)信號(hào)使所述狀態(tài)機(jī)彼此同步化的步驟。
2.根據(jù)權(quán)利要求1所述的方法，其包含以下進(jìn)一步的步驟使來(lái)自芯片外的低速、高傳播延遲信號(hào)再同步以使用等待時(shí)間及所述耦合至所述協(xié)作狀態(tài)機(jī)的高頻同步性的實(shí)情來(lái)創(chuàng)建全局同時(shí)信號(hào)的步驟。
3.根據(jù)權(quán)利要求1或權(quán)利要求2所述的方法，其包含以下進(jìn)一步的步驟在邏輯選通產(chǎn)生不同于3f(方波諧波系列)鎖定的旋轉(zhuǎn)結(jié)構(gòu)之間的相位鎖定步驟。
4.根據(jù)權(quán)利要求3所述的方法，其中邏輯選通產(chǎn)生2f鎖定。
5.一種根據(jù)前述權(quán)利要求中任一項(xiàng)權(quán)利要求所述方法同步的電子電路。
6.根據(jù)權(quán)利要求3所述的電路，其中所述電路為一具有SRAM型隨機(jī)存取讀/寫(xiě)方法的掃描電路。
7.根據(jù)權(quán)利要求4所述的電路，其進(jìn)一步包括選通鎖存器。
8.一種節(jié)能LC計(jì)時(shí)系統(tǒng)，其具有漸進(jìn)同時(shí)頻率及減小的電源電壓。
全文摘要
本發(fā)明揭示一種使電路同步的方法，其包括以下步驟使用高頻時(shí)鐘信號(hào)使電路全同步，另外通過(guò)由高頻時(shí)鐘計(jì)時(shí)的協(xié)作短程狀態(tài)機(jī)(state machine)以多重較低頻率進(jìn)行同步，并且通過(guò)在兩者之間交換翻轉(zhuǎn)信號(hào)而使?fàn)顟B(tài)機(jī)彼此同步。
文檔編號(hào)G06F1/12GK1647012SQ03808371
公開(kāi)日2005年7月27日 申請(qǐng)日期2003年2月14日 優(yōu)先權(quán)日2002年2月15日
發(fā)明者約翰·伍德 申請(qǐng)人:馬爾帝吉格有限公司