專利名稱：控制對sdram的連續(xù)訪問的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用了SDRAM的存儲器控制電路。
背景技術(shù)：
SDRAM是為了使非同步DRAM高速工作而設(shè)計的比較新的器件。
它的控制方法與以往的非同步DRAM相似，但是其特征是在同步中使用CLK信號、根據(jù)命令對SDRAM進(jìn)行訪問、能連續(xù)進(jìn)行數(shù)據(jù)的讀/寫(觸發(fā)模式)。
圖4是表示對標(biāo)準(zhǔn)SDRAM進(jìn)行訪問的定時圖表。在此，表示脈沖串長度(BL)＝2的情形。
在對SDRAM的實際訪問方法中，首先，SDRAM控制器在發(fā)出ACTV命令的同時，輸出RAS地址，接著，在發(fā)出WRITEA或READA命令的同時輸出CAS地址。(在以下的說明中，只要未特別拒絕，在ACTV命令后用1CLK就能受理下一命令。)此時，如果是WRITA，就同時向數(shù)據(jù)總線輸出應(yīng)該寫入的數(shù)據(jù)，進(jìn)行寫入動作。如果是READA，就在延遲了固有的延遲值(CASLATENCY＝CL)后，從SDRAM輸出讀出數(shù)據(jù)，把其取入。
但是，當(dāng)利用所述的WRITA/READA時，因為觸發(fā)次數(shù)是由BURST LENGTH(＝BL)指定的值，是一定的，所以當(dāng)要執(zhí)行任意的觸發(fā)次數(shù)時，有必要進(jìn)行控制，發(fā)出MRS命令來變更BL值，并通過組合到達(dá)所希望的觸發(fā)次數(shù)，總吞吐量下降。因此，也有不使用所述WRITA/READA命令，當(dāng)SDRAM控制器到達(dá)所希望的觸發(fā)次數(shù)時，使觸發(fā)動作中斷的方法。
圖5是表示一般的DMA控制器結(jié)構(gòu)一例的框圖。一般來說，DMA要求塊根據(jù)應(yīng)用不同而結(jié)構(gòu)不同，而存儲器控制部根據(jù)存儲器的種類不同而電路不同，所以為了能比較容易地對應(yīng)各種各樣的應(yīng)用和存儲器，判斷部和存儲器控制部最好采用獨立的結(jié)構(gòu)。
此時，從各DMA要求塊1-1…1-N向判別電路3輸出DMA要求信號DREQ_1…N、地址信號ADDRESS_1…N、表示是讀出/寫入的哪一個要求的DR-WX_1…N、表示觸發(fā)次數(shù)的BSTNUM_1…N、寫入數(shù)據(jù)用總線WRDATA_1…N等的信號。
對此，從判別電路3向各DMA要求塊1-1…1-N輸出負(fù)邏輯的DMA要求接受信號即REQACKX_1…N、讀出數(shù)據(jù)用總線的RDDATA_1…N、負(fù)邏輯的存儲器訪問信號即DTACKX_1…N信號。
須指出的是，在本發(fā)明中，在所有的DMA要求塊1-1…1-N上連接著WRDATA和RDDATA，但實際上各DMA要求塊有時只進(jìn)行讀出或者只進(jìn)行寫入，此時，可以不連接不使用的數(shù)據(jù)總線。另外，在該圖中省略了控制SDRAM的更新的電路。
另一方面，從判別電路3向SDRAM控制器4輸出調(diào)停后的DMA要求信號REQ、調(diào)停后的地址信號ADRS、調(diào)停后的讀出/寫入識別信號R-WX、表示觸發(fā)次數(shù)的BSTNUM、寫入讀出用總線WRDATA等信號。相反，從SDRAM控制器4向判別電路3輸出讀出數(shù)據(jù)用總線的RDDATA、負(fù)邏輯的存儲器訪問信號即ORG_DTACKX。通過采用所述的結(jié)構(gòu)，統(tǒng)一判別電路3和存儲器控制器4之間的接口，就能比較容易地對應(yīng)各種各樣的應(yīng)用和存儲器。
圖6是表示進(jìn)行這樣的控制時DMA控制器整體動作的定時圖表。在本例子中，在預(yù)先發(fā)出初始MRS命令時，把脈沖串長度設(shè)定為最大值＝8。
另外，該圖表示最初DMA要求塊1-1單獨發(fā)出觸發(fā)讀出DMA要求，在DMA的處理中，DMA要求塊1-2發(fā)出觸發(fā)寫入DMA要求時的情形。
詳細(xì)的控制流如下所述。
在T0，判別電路3在允許判斷動作的狀態(tài)下，等待來自各DMA要求塊的DMA要求。
在T1，在DMA要求塊1-1在輸出DMA控制信息的同時，使DREQ有效。(在此為觸發(fā)2的讀出。)判別電路3如果在T2中確認(rèn)DREQ的接收，則當(dāng)未輸出其他DREQ或還輸出了其他DREQ時，按照預(yù)先決定的優(yōu)先級來進(jìn)行DMA要求塊的調(diào)停和選擇，閉鎖有關(guān)所選擇的DMA要求塊的DMA控制信息。
然后，在T3對所選擇的DMA要求塊(DMA要求塊1)返回DREQACKX。
同時，對SDRAM控制器4輸出閉鎖的DMA控制信息，同時使REQ有效。然后，判別電路3進(jìn)入DMA要求的受理以及調(diào)停、選擇的禁止?fàn)顟B(tài)。
接收了REQ的SDRAM控制器4，首先在T4通過ACTV命令的發(fā)出而輸出行地址，接著在T5，在發(fā)出READ命令的同時輸出列地址。當(dāng)讀出(READ)時，在延遲了CL(在本例子中，CL＝2)部分后，即在T7以后，讀出數(shù)據(jù)從SDRAM5輸出到DQ上，所以將其取入。須指出的是，在本例子中，當(dāng)不發(fā)出命令時為NOP狀態(tài)，但此外，也可以用DESL、PD等狀態(tài)等待。
取入的數(shù)據(jù)一度用SDRAM控制器4閉鎖，返回給各DMA要求塊1。在數(shù)據(jù)訪問中，使ORG_DTACKX為有效，使各DMA要求塊1能將其讀入。
ORG_DTACKX被返回給判別電路，判別電路對于選擇它的DMA要求塊(DMA要求塊1)，即盡使DTACKX_1有效(低電平)。
如果DTACKX_1為有效，則DMA要求塊1從該定時的RDDATA_1讀入數(shù)據(jù)。
而SDRAM控制器4在要求了所希望次數(shù)(2次)的數(shù)據(jù)訪問后，在T7按照PRE命令的發(fā)出，使觸發(fā)動作中斷。
另外，如果讀入了所希望次數(shù)(2次)的數(shù)據(jù)，就在T9使ORG_DTACKX信號無效(高電平)。
判別電路3如果檢測到T10的ORG_DTACKX信號的上升沿，就在T11解除DMA要求的受理、調(diào)停以及選擇的禁止?fàn)顟B(tài)。
其結(jié)果，在T12，識別DMA要求塊1-2的DREQ2，當(dāng)未輸出其他的DREQ，或輸出了其他的DREQ時，根據(jù)預(yù)先決定的優(yōu)先級，進(jìn)行選擇和調(diào)停。
在本例子中，因為只有來自DMA要求塊1-2的要求，所以閉鎖來自DMA要求塊1-2的DMA控制信息。
然后，在T13，對所選擇的DMA要求塊(DMA要求塊1-2)返回DREQACKX。
同時，對SDRAM控制器4輸出閉鎖的DMA控制信息，使REQ有效。然后，判別電路3再次進(jìn)入DMA要求的受理、調(diào)停以及選擇的禁止?fàn)顟B(tài)。
接收了REQ的SDRAM控制器4首先在T14通過發(fā)出ACTV命令，輸出行地址，接著在T15，在發(fā)出WRIT命令的同時，輸出列地址。
在WRIT時，DMA要求塊1-2在與WRIT命令發(fā)出相同的時間，向WRDATA_2總線輸出數(shù)據(jù)。
該數(shù)據(jù)經(jīng)由SDRAM控制器4輸出到DQ，實際寫入存儲器中。在寫入存儲器中時，ORG_DTACKX為有效。
ORG_DTACKX被返回給判別電路3，判別電路3對選擇了它的DMA要求塊(DMA要求塊1-2)，即僅使DTACKX_2有效。
在本例子中，因為是3次觸發(fā)寫入，所以如果寫入了3次的數(shù)據(jù)，就在T18發(fā)出PRE命令，中斷觸發(fā)寫入，并且使ORG_DTACKX無效。
判別電路3如果檢測到T18的ORG_DTACKX的上升沿，就從T19解除DMA要求的受理、調(diào)停以及選擇的禁止?fàn)顟B(tài)。
在所述以往的控制方法中，根據(jù)對SDRAM的設(shè)定限制了對SDRAM的最大連續(xù)訪問數(shù)，在一般的SDRAM中，其值是256、8、4、2。
而且，在脈沖串長度和地址之間存在特殊的關(guān)系。當(dāng)在SDRAM中進(jìn)行觸發(fā)訪問時，地址的更新由SDRAM內(nèi)部的計數(shù)器進(jìn)行。但是，地址的增加計數(shù)不會超過設(shè)定的脈沖串長度而進(jìn)位，所以，即使從任意的地址進(jìn)行連續(xù)訪問，也成為訪問不同的地址。例如，當(dāng)脈沖串長度設(shè)定為8時，即使要以5個觸發(fā)(脈沖串)訪問低位地址從0Ch到14h，實際上訪問了0Ch、0Eh、00、02、04。
而在打印機(jī)等電子儀器中，最大的連續(xù)DMA要求是10～100左右。另外，因為搭載的存儲器容量也不大，所以很難構(gòu)成從列地址的劃分較好的地方開始進(jìn)行訪問的系統(tǒng)。
對于這樣的問題，在特開2000-215155號公報中，記載了進(jìn)行單一傳輸直到劃分良好的地方，然后再進(jìn)行觸發(fā)傳輸這樣的控制，但這樣一來，就有了使電路復(fù)雜化這一問題。
而且，DMA要求塊數(shù)是10左右，如果一個DMA要求塊進(jìn)行較長的連續(xù)訪問，就不能進(jìn)行其他DMA要求塊的處理，結(jié)果在打印機(jī)中存在處理能力變慢等的弊端。
另外，在這些電子儀器中，對SDRAM的供給時鐘比SDRAM能接受的最大時鐘頻率小很多，如果一個DMA要求塊進(jìn)行較長的連續(xù)訪問，就會產(chǎn)生不能進(jìn)行存儲器更新這一弊端。
因此，在這些電子儀器中，需要能從任意地址開始超過8觸發(fā)的連續(xù)訪問的結(jié)構(gòu)比較簡單的存儲器控制系統(tǒng)。

發(fā)明內(nèi)容
鑒于以上問題的存在，本發(fā)明的目的在于提供一種在使用了SDRAM的系統(tǒng)，即用比SDRAM的標(biāo)準(zhǔn)工作時鐘還慢的時鐘來進(jìn)行工作的系統(tǒng)中，以比較簡單的電路就能從任意地址開始進(jìn)行連續(xù)訪問的存儲器控制系統(tǒng)。
為實現(xiàn)上述目的，根據(jù)本發(fā)明一個方面的存儲器控制電路，調(diào)停和選擇從多個DMA要求塊中的一個或多個接收的DMA控制信息信號，根據(jù)所選擇的DMA控制信息信號來執(zhí)行對SDRAM的訪問，其中，所述DMA控制信息信號包括DMA要求信號、數(shù)據(jù)訪問信號、地址信號和指示觸發(fā)DMA要求次數(shù)的指示信號；所述存儲器控制電路包括根據(jù)所述地址信號來檢測能連續(xù)訪問的次數(shù)的檢測部件；在由所述指示信號所指示的觸發(fā)DMA要求次數(shù)和由所述檢測部件所檢測的可連續(xù)訪問的次數(shù)中選擇較小一方的選擇部件；把由所述選擇部件選擇的次數(shù)作為實際執(zhí)行的連續(xù)DMA的次數(shù)來進(jìn)行設(shè)定的設(shè)定部件。
對本領(lǐng)域技術(shù)人員來說，根據(jù)以下描述的本發(fā)明的優(yōu)選實施例能引申出其他目的和有益效果是顯而易見的。該描述參照附圖進(jìn)行，附圖構(gòu)成本發(fā)明的一部分，用于說明發(fā)明的實施例。但本發(fā)明并不局限于下述的實施例，只要是不脫離本發(fā)明精神和范圍的各種各樣的變形、表現(xiàn)方式，都應(yīng)屬于本發(fā)明的保護(hù)范圍。


下面簡要說明附圖。
圖1是一實施例的SDRAM控制器內(nèi)的DMA執(zhí)行次數(shù)決定電路的框圖。
圖2是用于說明實施例1的定時圖表。
圖3是表示實施例2的DMA要求塊內(nèi)的BSTNUM信號生成電路的圖。
圖4是表示對標(biāo)準(zhǔn)SDRAM進(jìn)行訪問的定時圖表。
圖5是表示一般的DMA控制器結(jié)構(gòu)的一個例子的框圖。
圖6是表示以往的DMA控制器整體動作的定時圖表。
具體實施例方式
下面，參照附圖來詳細(xì)說明本發(fā)明優(yōu)選的一實施例。
下面，參照附圖來詳細(xì)說明本發(fā)明的實施1。
在本實施例中，DMA控制器整體的結(jié)構(gòu)具有在對以往技術(shù)的說明中使用的圖5所示的一般結(jié)構(gòu)。本實施例在SDRAM控制器4內(nèi)的結(jié)構(gòu)具有特征。
圖1是一實施例的SDRAM控制器4內(nèi)的DMA執(zhí)行次數(shù)決定電路的框圖。
圖2是表示進(jìn)行這樣的控制時DMA控制器4整體的動作的定時圖表。在本例子中，在預(yù)先發(fā)出初期MRS命令時，設(shè)定最大值＝8。
另外，DMA要求塊1-1的最大連續(xù)DMA要求數(shù)為25次，因此，BSTNUM_1的脈沖寬度為5。
在此描述的處理流程包括這樣一種情形DMA要求塊1-1發(fā)出一個用于從地址0000Eh開始的12個觸發(fā)脈沖(脈沖串)的讀出的DMA要求。
在T0，判別電路3在允許判斷動作的狀態(tài)下，等待來自各DMA要求塊1的DMA要求。
在T1，DMA要求塊1-1在輸出DMA控制信息的同時，使DMA要求信號(DREQ_1)為有效。
判別電路3如果在T2中確認(rèn)DREQ-1的接收，則當(dāng)未輸出其他DREQ或輸出了其他DREQ時，按照預(yù)先決定的優(yōu)先級，進(jìn)行DMA要求塊的調(diào)停和選擇，閉鎖有關(guān)選擇的DMA要求塊1的DMA控制信息。
然后，在T3，對所選擇的DMA要求塊(DMA要求塊1-1)，返回DREQACKX。
同時，在對SDRAM控制器4輸出閉鎖的DMA控制信息，同時使REQ有效。然后，判別電路3進(jìn)入DMA要求的受理、調(diào)停、選擇的禁止?fàn)顟B(tài)。
接收了REQ的SDRAM控制器4首先在T4按照ACTV命令的發(fā)出來輸出行地址。
通過檢測器11，從地址[3∶1]的低位3位檢測到能連續(xù)訪問的數(shù)＝1。例如把地址[3∶1]的3位翻轉(zhuǎn)后加1就能求出。如果用比較器把它與BSTNUM的值＝12比較，則因為能連續(xù)訪問的數(shù)＝1的一方較小，所以根據(jù)基于該比較結(jié)果的選擇信號，用選擇器13選擇能連續(xù)訪問的數(shù)＝1的一方，作為實際的觸發(fā)訪問數(shù)而設(shè)定在DMA次數(shù)設(shè)定計數(shù)器14中(在此，在本實施例中，地址0是字節(jié)訪問時使用的，并且為了簡單，設(shè)為16位(bit)寬訪問)。
接著，在T5，在發(fā)出READ命令的同時，輸出列地址。當(dāng)READ時，延遲CL(在本例子中，CL＝2)部分后，即在T7以后，從SDRAM5輸出讀出數(shù)據(jù)，所以將其取入。
取入的數(shù)據(jù)一度由SDRAM控制器4閉鎖(latch)，返回給各DMA要求塊1。在數(shù)據(jù)訪問中，使ORG_DTACKX有效，使各DMA要求塊1能讀入。
ORG_DTACKX被返回給判別電路3，判別電路3對于選擇它的DMA要求塊(DMA要求塊1-1)輸出，即僅使DTACKX_1有效(低電平)。
如果DTACKX1為有效，則DMA要求塊1-1從該定時的RDDATA_1讀入數(shù)據(jù)。在圖2中，用T9的CLK的上升沿讀入了數(shù)據(jù)D1。
而SDRAM控制器4在要求了DMA次數(shù)設(shè)定計數(shù)器14所設(shè)定的次數(shù)(1次)的數(shù)據(jù)訪問后，在T6按照PRE命令的發(fā)出來使觸發(fā)動作中斷。
另外，在T9使ORG_DTACKX信號無效(高電平)。
判別電路3如果在T10檢測到ORG_DTACKX信號的無效，就從T11解除DMA要求的受理、調(diào)停以及選擇的禁止?fàn)顟B(tài)。(以后的有關(guān)判別電路3的動作與本實施例的說明沒有直接關(guān)系，所以省略。)而DMA要求塊1-1在DTACK_1為有效的期間，對內(nèi)部保持的地址計數(shù)，對同樣在內(nèi)部保持的DMA次數(shù)計數(shù)。其結(jié)果，當(dāng)DTACK_1成為無效時，地址成為00010h，DMA次數(shù)為11。
在此，因為DMA次數(shù)不為0，所以DMA要求塊1-1再次在T11輸出DMA要求。此時的DMA控制信息是地址00010h，DMA次數(shù)為11。
再次接收了DMA要求的SDRAM控制器4根據(jù)新接收的地址00010h，用檢測器11求出可連續(xù)訪問數(shù)＝8，用比較器12把它和DMA要求次數(shù)＝11比較，用選擇器13選擇可連續(xù)訪問數(shù)＝8的一方，作為實際的觸發(fā)訪問數(shù)設(shè)定在DMA次數(shù)設(shè)定計數(shù)器14中，進(jìn)行讀出DMA。此時使ORG_DTACKX在8時鐘之間有效。
DMA要求塊1與上次同樣，對地址加8，對DMA次數(shù)減8次。
其結(jié)果，地址是00020h，DMA次數(shù)為3。因為DMA次數(shù)不為0，所以DMA要求塊1再次在T28輸出DMA要求。
再次接收了DMA要求的SDRAM控制器4根據(jù)新接收的地址，用檢測器11求出可連續(xù)訪問數(shù)＝8，把它和DMA要求次數(shù)＝3比較，因為這次DMA要求次數(shù)的一方小，所以選擇它們，使實際的觸發(fā)訪問數(shù)為3，進(jìn)行訪問。此時使ORG_DTACKX在3時鐘之間有效，同樣，DTACKX1也在3時鐘間有效。
DMA要求塊1-1與上次同樣，把地址加3，把DMA次數(shù)減3。
其結(jié)果，成為地址00026h，DMA次數(shù)為0。因為DMA次數(shù)為0，所以DMA要求塊1-1結(jié)束DMA處理。
這樣一來，把12次連續(xù)訪問分三次來執(zhí)行，所以在此其間，即使當(dāng)其他DMA要求塊1進(jìn)行了DMA要求，或發(fā)生了更新要求時，也能進(jìn)行中斷。
在實施例1中，BSTNUM信號由DMA要求塊的最大DMA要求數(shù)決定。而比較器12的尺寸由多個DMA要求塊中最大的最大連續(xù)DMA要求數(shù)來決定，所以即使只有一個大的，也有必要與它的尺寸一致，電路有可能變得冗長。
因此，在本實施例中，為了使比較器12的尺寸與SDRAM控制器4能執(zhí)行的最大DMA次數(shù)一致，在DMA要求塊1一側(cè)，如圖3所示，構(gòu)成根據(jù)DMA要求次數(shù)來生成DBSTNUM信號的電路。
圖3表示SDRAM控制器4能執(zhí)行的最大DMA次數(shù)為8時的例子(預(yù)先用MRS命令設(shè)定)。
此時，DBSTNUM信號總線寬度可以是3(DBSTNUM信號+1＝實際的DMA要求次數(shù)。因此，即使“000”也執(zhí)行1次DMA，用“111”執(zhí)行8次DMA)。
因此，把DMA要求次數(shù)設(shè)定計數(shù)器31的低位3位以上輸入到OR門32中，通過OR門33～35，與低位3位個別進(jìn)行OR計算。
通過采用這樣的電路結(jié)構(gòu)，當(dāng)設(shè)定在DMA要求次數(shù)設(shè)定計數(shù)器31中的觸發(fā)要求次數(shù)為8以上時，OR門32的輸出為1，而且，OR門33～35的輸出也全成為1，所以DBSTNUM信號(DBSTNUM1～3)一定為“111”。
通過組合具有這樣的結(jié)構(gòu)的各DMA要求塊1和實施例1所示的SDRAM控制器4，在動作上與實施例所示的結(jié)構(gòu)沒有變化，并且SDRAM控制器4內(nèi)的比較器也只比較彼此3位的就可以了，電路不會變得冗長。
另外，各DMA要求塊1和SDRAM控制器2之間的總線寬度可以為最小，當(dāng)用ASIC等集成電路構(gòu)成時，能減小布線部分的面積。
根據(jù)以上說明的實施例，比較所要求的DMA次數(shù)和從提供的DMA開始地址能連續(xù)訪問的次數(shù)，決定實際執(zhí)行的DMA次數(shù)，所以用比較簡單的結(jié)構(gòu)，就能進(jìn)行實際上超過SDRAM控制器可執(zhí)行的連續(xù)DMA次數(shù)的連續(xù)DMA。
此時，SDRAM控制器實際上并不進(jìn)行超過自身能進(jìn)行的連續(xù)DMA的連續(xù)DMA，所以不會發(fā)生由一個DMA要求塊長時間占有總線的情況，在利用比較低速的時鐘的電子儀器中，也不會影響更新等其他的控制。
另外，一次的觸發(fā)DMA一定在同一列內(nèi)進(jìn)行，所以沒必要為了進(jìn)行跨列的DMA而實施復(fù)雜的控制，從而使所需的電路簡單化。
以上，雖然使用某些特性描述了本發(fā)明的優(yōu)選實施例，但在不脫離本發(fā)明精神和范圍的前提下，還能提出許多明顯不同的其他表現(xiàn)形式。顯而易見，本發(fā)明并不局限于這些特定的表現(xiàn)形式，只要是不脫離本發(fā)明精神和范圍的各種各樣的變形、表現(xiàn)形式，都應(yīng)屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種存儲器控制電路，調(diào)停和選擇從多個DMA要求塊中的一個或多個接收的DMA控制信息信號，根據(jù)所選擇的DMA控制信息信號來執(zhí)行對SDRAM的訪問，其中，所述DMA控制信息信號包括DMA要求信號、數(shù)據(jù)訪問信號、地址信號和指示觸發(fā)DMA要求次數(shù)的指示信號；所述存儲器控制電路包括根據(jù)所述地址信號來檢測能連續(xù)訪問的次數(shù)的檢測部件；在由所述指示信號指示的觸發(fā)DMA要求次數(shù)和由所述檢測部件檢測的可連續(xù)訪問的次數(shù)中選擇不大的一方的選擇部件；把由所述選擇部件選擇的次數(shù)作為實際執(zhí)行的連續(xù)DMA的次數(shù)來進(jìn)行設(shè)定的設(shè)定部件。
2.一種DMA要求塊，能連接權(quán)利要求1所述的存儲器控制電路，包括根據(jù)所述數(shù)據(jù)訪問信號，對指定訪問目標(biāo)的存儲器地址信號進(jìn)行增加計數(shù)的增加計數(shù)部件；根據(jù)所述數(shù)據(jù)訪問信號，對由所述指示信號指示的觸發(fā)DMA要求次數(shù)進(jìn)行倒計數(shù)的倒計數(shù)部件；根據(jù)所述數(shù)據(jù)訪問信號，在1次的觸發(fā)DMA控制結(jié)束時，判斷被倒計數(shù)的DMA要求次數(shù)是否為0的判定部件；當(dāng)由所述判定部件判定的判定結(jié)果為所述被倒計數(shù)的觸發(fā)DMA要求次數(shù)不是0時，進(jìn)行控制，根據(jù)被增加計數(shù)的所述存儲器地址信號和該被倒計數(shù)的觸發(fā)DMA要求次數(shù)，來再次進(jìn)行DMA要求的要求控制部件。
3.根據(jù)權(quán)利要求2所述的DMA要求塊，當(dāng)所述觸發(fā)DMA要求次數(shù)比所述能連續(xù)訪問的次數(shù)的最大值大時，把該最大值作為指示所述觸發(fā)DMA要求次數(shù)的指示信號的值來進(jìn)行設(shè)定。
4.根據(jù)權(quán)利要求3所述的DMA要求塊，其特征在于根據(jù)所述能連續(xù)訪問的次數(shù)的最大值，設(shè)計了指示所述觸發(fā)DMA要求次數(shù)的指示信號的信號線寬度。
5.一種存儲器訪問系統(tǒng)，包括權(quán)利要求1所述的存儲器控制電路；能連接所述存儲器控制電路的多個DMA要求塊；所述多個DMA要求塊分別包括根據(jù)所述數(shù)據(jù)訪問信號，對指定訪問目標(biāo)的存儲器地址信號進(jìn)行增加計數(shù)的增加計數(shù)部件；根據(jù)所述數(shù)據(jù)訪問信號，對由所述指示信號指示的觸發(fā)DMA要求次數(shù)進(jìn)行倒計數(shù)的倒計數(shù)部件；根據(jù)所述數(shù)據(jù)訪問信號，在1次的觸發(fā)DMA控制結(jié)束時，判斷被倒計數(shù)的DMA要求次數(shù)是否為0的判定部件；當(dāng)由所述判定部件判定的判定結(jié)果為所述被倒計數(shù)的觸發(fā)DMA要求次數(shù)不是0時，進(jìn)行控制，根據(jù)被增加計數(shù)的所述存儲器地址信號和該被倒計數(shù)的觸發(fā)DMA要求次數(shù)，再次進(jìn)行DMA要求的要求控制部件。
全文摘要
一種存儲器控制電路，調(diào)停和選擇從多個DMA要求塊接收的DMA控制信息信號，根據(jù)所選擇的DMA控制信息信號來執(zhí)行對SDRAM的訪問，SDRAM控制器根據(jù)DMA開始地址信號，通過檢測器檢測可連續(xù)訪問的次數(shù)，用比較器比較該可連續(xù)訪問的次數(shù)和由BSTNUM信號指示的觸發(fā)DMA要求次數(shù)，用選擇器選擇不大的一方，把該選擇的次數(shù)作為實際執(zhí)行的連續(xù)DMA次數(shù)，設(shè)定在DMA設(shè)定計數(shù)器中。據(jù)此，就能以簡單的結(jié)構(gòu)從任意的地址開始連續(xù)訪問。
文檔編號G06F13/28GK1462946SQ03123280
公開日2003年12月24日 申請日期2003年4月25日 優(yōu)先權(quán)日2002年4月25日
發(fā)明者黑沼明, 田中壯平, 綿谷雅文, 中山亨, 勝拓二 申請人:佳能株式會社