專利名稱：高階合成方法以及高階合成裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及從用動作電平記錄的電路規(guī)格自動地合成寄存器傳輸電平(RTL)記錄電路的高階合成方法以及高階合成裝置。
對于今后的市場越來越大的移動電話等移動儀器，LSI的消耗電力是重要的要素，在高階合成技術(shù)中，也應(yīng)該考慮。在高階合成技術(shù)中，通過用更少的寄存器數(shù)實現(xiàn)RTL電路，實現(xiàn)了低耗電。例如，作為基于寄存器的公用化的寄存器數(shù)的削減方法，有Daniel Gaiski、Nikil Dutt、AllenWu、Steve Lin提出的“HIGH-LEVEL SYNTHESIS Introduction to Chip andSystem Design”，Kluwer Academic Publishers，1992和特許第3150122號公報等。
可是，在以往的高階合成技術(shù)中，是以到所有的寄存器的時鐘定時都是相同的值為前提的(零偏離設(shè)計)。因此，例如滿足要求的工作頻率的最低的流水線的級數(shù)，如果根據(jù)零偏離設(shè)計，則有時有必要為三級，如果根據(jù)準(zhǔn)同步設(shè)計，則有時需要為兩級。
須指出的是，高階合成技術(shù)的一個功能即變更寄存器的位置(重新定時)時，在文獻(xiàn)(Xun Liu，Marois C.Papaefthymiou，Edy G.Friedman，“Maximizing Performance by Retiming and Clock Skew Scheduling，”Proc.Design Automation Conf.，1999)中提出了調(diào)整時鐘定時的手法，但是不是以降低耗電為目的，所以無法實現(xiàn)低耗電。
本發(fā)明是為了解決上述問題而提出的，其目的在于提供能實現(xiàn)低耗電的高階合成方法以及高階合成裝置。
本發(fā)明的高階合成方法是從動作電平記錄電路自動地生成寄存器傳輸電平記錄電路的電路合成方法，當(dāng)從動作電平記錄電路合成寄存器傳輸電平記錄電路時，同時合成給各寄存器的時鐘定時。
所述高階合成方法最好具有CDFG生成步驟、CDFG安排步驟、分配步驟、時鐘安排步驟、重新定時步驟。在CDFG生成步驟中，把動作電平記錄電路變換為控制數(shù)據(jù)流圖。在CDFG安排步驟中，為了使提供的時鐘周期數(shù)中，寄存器數(shù)變得最小，安排控制數(shù)據(jù)流圖。在分配步驟中，對于由CDFG安排步驟安排的控制數(shù)據(jù)流圖，分配硬件。在時鐘安排步驟中，調(diào)整對于由分配步驟分配的各寄存器的時鐘定時，使時鐘周期變小。當(dāng)由時鐘安排步驟得到的時鐘周期比所希望的時鐘周期小時，結(jié)束處理。在重新定時步驟中，當(dāng)由時鐘安排步驟得到的時鐘周期比所希望的時鐘周期大時，變更對于由分配步驟分配了硬件的控制數(shù)據(jù)流圖的寄存器的分配。當(dāng)重新定時步驟的結(jié)果是改善了時鐘周期時，回到時鐘安排步驟。
在所述高階合成方法中，為了削減時鐘周期，一邊利用時鐘定時調(diào)整技術(shù)，一邊把CDFG安排從寄存器數(shù)為最小的狀態(tài)向寄存器數(shù)增加的方向探索，所以與不調(diào)整時鐘定時相比，能以更少的寄存器數(shù)實現(xiàn)得到所希望的時鐘周期的硬件。由此，實現(xiàn)了低耗電。
在所述時鐘安排步驟中，在可調(diào)整幅度的范圍內(nèi)，調(diào)整對于由分配步驟分配的各寄存器的時鐘定時。而且，所述高階合成方法還具有擴大步驟。在擴大步驟中，當(dāng)重新定時步驟的結(jié)果是未改善時鐘周期時，擴大可調(diào)整幅度。當(dāng)由擴大步驟得到的可調(diào)整幅度比給定的閾值大時，結(jié)束處理，當(dāng)比給定的閾值小時，回到CDFG安排步驟。
所述時鐘安排步驟最好包含時鐘PD積推定步驟、電路PD積推定步驟、選擇時鐘周期改善步驟。在時鐘PD積推定步驟中，通過調(diào)整由分配步驟分配的對各寄存器的時鐘定時，推定削減了時鐘周期時的時鐘消耗電力，計算削減的時鐘周期和推定的時鐘消耗電力的積(時鐘PD積)。在電路PD積推定步驟中，通過把由分配步驟分配的硬件變更為更高速的硬件，推定削減了時鐘周期時的電路消耗電力，計算削減的時鐘周期和推定的電路消耗電力的積(電路PD積)。在選擇時鐘周期改善步驟中，執(zhí)行時鐘PD積推定步驟和所述電路PD積推定步驟中得到的PD積小的一方的步驟的時鐘周期削減手段。
最好在所述時鐘PD積推定步驟和電路PD積推定步驟中，當(dāng)把時鐘周期的改善率控制在比臨界值小時，推定消耗電力。而且，所述高階合成方法重復(fù)執(zhí)行時鐘PD積推定步驟、電路PD積推定步驟、選擇時鐘周期改善步驟，直到無法改善時鐘周期為止。
最好在所述電路PD積推定步驟中，根據(jù)硬件在一個時鐘周期內(nèi)工作的概率，推定電路消耗電力。
所述時鐘PD積推定步驟最好根據(jù)對可調(diào)整幅度單調(diào)增加的函數(shù)，推定時鐘消耗電力。
本發(fā)明的高階合成裝置是從動作電平記錄電路自動地生成寄存器傳輸電平記錄電路的裝置，當(dāng)從動作電平記錄電路合成寄存器傳輸電平記錄電路時，同時合成給各寄存器的時鐘定時。
本發(fā)明的高階合成裝置最好具有CDFG生成部件、CDFG安排部件、分配部件、時鐘安排部件、重新定時部件。CDFG生成部件把動作電平記錄電路變換為控制數(shù)據(jù)流圖。CDFG安排部件為了使提供的時鐘周期數(shù)中，寄存器數(shù)變得最小，安排控制數(shù)據(jù)流圖。分配部件對于由CDFG安排步驟部件的控制數(shù)據(jù)流圖，分配硬件。時鐘安排部件調(diào)整對于由分配部件分配的各寄存器的時鐘定時，使時鐘周期變小。當(dāng)由時鐘安排部件得到的時鐘周期比所希望的時鐘周期小時，結(jié)束處理。重新定時部件當(dāng)由時鐘安排部件得到的時鐘周期比所希望的時鐘周期大時，變更對于由分配部件分配了硬件的控制數(shù)據(jù)流圖的寄存器的分配。當(dāng)基于重新定時部件的處理結(jié)果是改善了時鐘周期時，回到基于時鐘安排部件的處理。
所述時鐘安排部件在可調(diào)整幅度的范圍內(nèi)，調(diào)整對于由分配部件分配的各寄存器的時鐘定時。而且，所述高階合成裝置還具有擴大步驟。擴大部件當(dāng)基于重新定時部件的處理的結(jié)果是未改善時鐘周期時，擴大可調(diào)整幅度。所述高階合成裝置當(dāng)由擴大部件得到的可調(diào)整幅度比給定的閾值大時，結(jié)束處理，當(dāng)比給定的閾值小時，回到基于CDFG安排部件的處理。
所述時鐘安排部件最好包含時鐘PD積推定部件、電路PD積推定部件、選擇時鐘周期改善部件。時鐘PD積推定部件通過調(diào)整由分配部件分配的對各寄存器的時鐘定時，推定削減了時鐘周期時的時鐘消耗電力，計算削減的時鐘周期和推定的時鐘消耗電力的積(時鐘PD積)。電路PD積推定部件通過把由分配部件分配的硬件變更為更高速的硬件，推定削減了時鐘周期時的電路消耗電力，計算削減的時鐘周期和推定的電路消耗電力的積(電路PD積)。選擇時鐘周期改善部件執(zhí)行在時鐘PD積推定部件和電路PD積推定部件中所得到的PD積小的一方的時鐘周期削減手段。
最好所述時鐘PD積推定部件和電路PD積推定部件當(dāng)把時鐘周期的改善率控制在比臨界值小時，推定消耗電力。所述高階合成裝置重復(fù)執(zhí)行基于時鐘PD積推定部件的處理、基于電路PD積推定部件的處理、基于選擇時鐘周期改善部件的處理，直到無法改善時鐘周期為止。
所述電路PD積推定部件最好根據(jù)硬件在一個時鐘周期內(nèi)工作的概率，推定電路消耗電力。
所述時鐘PD積推定部件最好根據(jù)對可調(diào)整幅度單調(diào)增加的函數(shù)，推定時鐘消耗電力。


圖1是表示本發(fā)明的實施例1的高階合成方法的處理的步驟的程序流程圖。
圖2是表示控制數(shù)據(jù)流圖的一個例子的圖。
圖3(a)和(b)是表示安排圖2所示的控制數(shù)據(jù)流圖的結(jié)果的一個例子的圖。
圖4是表示對于圖3(b)所示的安排結(jié)果，硬件分配的狀態(tài)的圖。
圖5(a)和(b)是用于說明時鐘安排的圖。
圖6是表示本發(fā)明的實施例2的高階合成方法的處理步驟的程序流程圖。
圖7是表示本發(fā)明的實施例3的高階合成方法的特征部分的處理步驟的程序流程圖。
下面簡要說明附圖符號。
ST11-CDFG生成步驟；ST12-CDFG安排步驟；ST13-分配步驟；ST14-時鐘安排步驟；ST16-重新定時步驟；ST63-擴大步驟；ST71-時鐘PD積推定步驟；ST72-電路PD積推定步驟；ST73-選擇時鐘周期改善步驟。
(實施例1)圖1是表示本發(fā)明的實施例1的高階合成方法的處理的步驟的程序流程圖。下面，參照圖1進(jìn)行說明。
首先，在步驟ST11(CDFG生成步驟)中，解析只記錄了處理的動作的動作記錄，把該動作記錄變換為表現(xiàn)運算間的執(zhí)行順序的依存關(guān)系的被稱作控制數(shù)據(jù)流圖(CDFG)的數(shù)據(jù)結(jié)構(gòu)。在圖2中表示了CDFG的一個例子。圖2用CDFG表現(xiàn)了一下所示的(表達(dá)式1)。
X＝a×b×c×d+e×f×g×h-i/j/k/l…(表達(dá)式1)如圖2所示，CDFG由運算(201-211)和表示它們之間的信號流的分支構(gòu)成。
接著，在步驟ST12(CDFG安排步驟)中，以所希望的時鐘周期數(shù)實施安排，使寄存器數(shù)最小。例如，如果所希望的時鐘周期數(shù)為2，執(zhí)行圖2所示的CDFG，則考慮了圖3(a)、(b)所示的情形。在圖3中，在線交叉的地方(表示數(shù)據(jù)流的分支與表示時鐘周期邊界的虛線的交點)插入了寄存器，圖3(b)的一方能以更少的寄存器數(shù)實現(xiàn)硬件。因此，這時，象圖3(b)那樣，實施了安排。
接著，在步驟ST13(分配步驟)中，在CDFG的運算中分配運算器，在表示數(shù)據(jù)流的分支與表示時鐘周期邊界的虛線的交點分配寄存器(413、414)，在輸入輸出邊界分別分配輸入輸出管腳(401-412、415)，生成硬件。在圖4中表示了對于圖3(b)所示的安排結(jié)果，分配了硬件的狀態(tài)。須指出的是，與圖4中的運算相鄰的數(shù)字表示分配的運算器的動作速度。
接著，在步驟ST14(時鐘安排步驟)中，對于生成的硬件，求出調(diào)整了到寄存器的時鐘定時的時候的最小時鐘周期(準(zhǔn)同步最小時鐘周期)。能使用文獻(xiàn)(A.Takahashi，Y.Kajita，“Performance and Reliability DrivenClock Scheduling of Sequential Logic Circuits“，Proc.Asia and SouthPacific Design Automation Conference，pp.37-42，1997)中記載的方法，求出準(zhǔn)同步最小時鐘周期。
圖5(a)表示了對于圖4所示的硬件不實施時鐘安排(零偏離)時的情形。而圖5(b)表示了對于圖4所示的硬件實施時鐘安排時的情形。圖5中的Wmin、Wmax表示硬件的輸入輸出管腳(401-412)與寄存器(413、414)之間的最小延遲、最大延遲，CTI、CTj、CTk、CTl表示時鐘定時。在圖5(a)中，所有的時鐘定時相同，能實現(xiàn)的最小時鐘周期為120。而在圖5(b)中，因為由時鐘安排調(diào)整了時鐘定時，所以能實現(xiàn)的最小時鐘周期(準(zhǔn)同步最小時鐘周期)變?yōu)?5。這樣，實施時鐘安排的圖5(b)所表示的一方的最小時鐘周期小。
接著，在步驟ST15中，把準(zhǔn)同步最小時鐘周期和所希望的時鐘周期比較。然后，當(dāng)準(zhǔn)同步最小時鐘周期在所希望的時鐘周期以下時，判斷為滿足了性能，結(jié)束處理(Yes)。當(dāng)比所希望的時鐘周期大時，判斷為不滿足性能，進(jìn)入步驟ST16(No)。
而且，在步驟ST16(重新定時步驟)中，重新把所有的時鐘定時設(shè)定為相同值后，以減小時鐘周期為目的，變更CDFG內(nèi)的寄存器的位置(寄存器的分配)。把這稱為重新定時處理。能通過使用(C.E.Leiserson，J.H.Saxe，“Retiming Synchronous Circuitry”，Algorithmica，Vol.6 pp.5-35)中記載的方法，能實現(xiàn)重新定時處理。
接著，在步驟ST17中，當(dāng)由步驟ST16的重新定時處理能改善性能時，返回步驟ST14。當(dāng)無法改善性能時，結(jié)束處理。
如上所述，在實施例1的高階合成方法中，為了削減時鐘周期，一邊利用時鐘定時調(diào)整技術(shù)，一邊把CDFG的安排從寄存器數(shù)為最小的狀態(tài)向寄存器數(shù)增加的方向探索，所以與不調(diào)整時鐘定時相比，能以更少的寄存器數(shù)實現(xiàn)得到所希望的時鐘周期的硬件。
(實施例2)圖6是表示本發(fā)明的實施例2的高階合成方法的處理步驟的程序流程圖。與實施例1的高階合成方法的主要不同點在于當(dāng)決定準(zhǔn)同步時鐘周期時，限制所有寄存器中的最大時鐘定時和最小時鐘定時的差(時鐘定時調(diào)整范圍)。
圖6所示的高階合成方法代替圖1所示的步驟ST14，具有步驟ST62，在圖1所示的處理步驟的基礎(chǔ)上，還具有步驟ST61、ST63、ST64。
步驟ST61設(shè)置在步驟ST11和步驟ST12之間。在步驟ST61中，以最小值初始化時鐘定時可調(diào)整范圍(時鐘定時可調(diào)整幅度)。作為最小值，考慮到0等。當(dāng)為0時，意味著所有寄存器的時鐘定時為相同值。
在步驟ST62中，在時鐘定時調(diào)整范圍上有限制的狀態(tài)下，求出準(zhǔn)同步時鐘周期。能通過使用文獻(xiàn)(依田他，“考慮了用于準(zhǔn)同步電路的高速化的修正成本的時鐘安排”VLD99-36，電子情報通信學(xué)會技術(shù)研究報告，1998)中記載的方法，實現(xiàn)在時鐘定時調(diào)整范圍上具有限制的時鐘安排。
在該高階合成方法中，在步驟ST17中，當(dāng)通過步驟ST16的重新定時也未改善性能時，不結(jié)束處理，實施步驟ST63和步驟ST64。在步驟ST63(擴大步驟)中，用一定值擴大時鐘定時調(diào)整范圍。在步驟ST64中，判定時鐘定時調(diào)整范圍是否在一定值(閾值)以內(nèi)。當(dāng)時鐘定時調(diào)整范圍在一定值(閾值)以下時，回到步驟ST12，當(dāng)比閾值大時，結(jié)束處理。
在實施例2的高階合成方法中，一邊漸漸擴大時鐘定時調(diào)整范圍，一邊求準(zhǔn)同步時鐘周期，所以有可能生成比實施例1的高階合成方法的時鐘定時調(diào)整范圍更小的時鐘定時信息。一般，時鐘定時調(diào)整范圍越大，在布局設(shè)計階段，用于實現(xiàn)時鐘定時的電路越大，時鐘電路的耗電越大。因此，當(dāng)不太想使時鐘電路的耗電增加時，實施例2的高階合成方法是有效的。
(實施例3)本發(fā)明的實施例3的高階合成方法在圖1所示的步驟ST14和步驟ST15之間或圖6所示的步驟ST62和步驟ST15之問具有圖7所示的步驟ST71-ST73。其它的處理流與圖1或圖6所示的高階合成方法同樣。
在圖7所示的步驟ST71(時鐘PD積推定步驟)中，推定用時鐘定時調(diào)整減小了時鐘周期時的時鐘消耗電力，求出實現(xiàn)的時鐘周期和推定的時鐘消耗電力的積。這里，從過去的布局結(jié)果，預(yù)先計算對于時鐘定時調(diào)整范圍單調(diào)增加的函數(shù)，如果根據(jù)該函數(shù)推定時鐘消耗電力，就能提高時鐘消耗電力的推定精度。
在步驟ST72(電路PD積推定步驟)中，推定分配了更高速的運算器時的電路消耗電力，求出實現(xiàn)的時鐘周期和推定的電路消耗電力的積。這里，求出運算器和寄存器等硬件在一個時鐘周期內(nèi)工作的概率(動作率)，如果考慮該動作率，推定電路消耗電力，就能提高電路消耗電力的推定精度。
在步驟ST73(選擇時鐘周期改善步驟)中，選擇用步驟ST71求出的值和用步驟ST72求出的值中小的一方的時鐘周期方法，改善時鐘周期。
如上所述，在實施例3的高階合成方法中，因為使用了時鐘周期改善效率(這里，把以更小的消耗電力增加率得到更大的時鐘周期改善率稱作“效率高”)高的時鐘周期改善手段，所以能合成耗電更低的硬件。
在步驟ST71和步驟ST72中，如果特意把時鐘周期改善抑制在很低，重復(fù)步驟ST71-ST73，直到不能再改善時鐘周期，就能復(fù)雜地組合時鐘定時調(diào)整和高速運算器的分配，能合成耗電更低的硬件。發(fā)明效果根據(jù)本發(fā)明，能以更少的寄存器數(shù)合成實現(xiàn)所希望的工作頻率的電路。由此，能實現(xiàn)低耗電。
權(quán)利要求
1.一種高階合成方法，是從動作電平記錄電路自動地生成寄存器傳輸電平記錄電路的電路合成方法，其特征在于當(dāng)從動作電平記錄電路合成寄存器傳輸電平記錄電路時，同時合成給各寄存器的時鐘定時。
2.根據(jù)權(quán)利要求1所述的高階合成方法，其特征在于具有把所述動作電平記錄電路變換為控制數(shù)據(jù)流圖的CDFG生成步驟；為了使提供的時鐘周期數(shù)中，寄存器數(shù)變得最小，安排所述控制數(shù)據(jù)流圖的CDFG安排步驟；對于由所述CDFG安排步驟安排的控制數(shù)據(jù)流圖，分配硬件的分配步驟；調(diào)整對于由所述分配步驟分配的各寄存器的時鐘定時，使時鐘周期變小的時鐘安排步驟；當(dāng)由所述時鐘安排步驟得到的時鐘周期比所希望的時鐘周期大時，變更對于由所述分配步驟分配了硬件的控制數(shù)據(jù)流圖的寄存器的分配的重新定時步驟；當(dāng)由所述時鐘安排步驟得到的時鐘周期比所述所希望的時鐘周期小時，結(jié)束處理；當(dāng)所述重新定時步驟的結(jié)果是改善了時鐘周期時，回到所述時鐘安排步驟。
3.根據(jù)權(quán)利要求2所述的高階合成方法，其特征在于所述時鐘安排步驟在可調(diào)整幅度的范圍內(nèi)，調(diào)整對于由所述分配步驟分配的各寄存器的時鐘定時；所述高階合成方法還具有當(dāng)所述重新定時步驟的結(jié)果是未改善時鐘周期時，擴大所述可調(diào)整幅度的擴大步驟；當(dāng)由所述擴大步驟得到的可調(diào)整幅度比給定的閾值大時，結(jié)束處理，當(dāng)比給定的閾值小時，回到所述CDFG安排步驟。
4.根據(jù)權(quán)利要求2或3所述的高階合成方法，其特征在于所述時鐘安排步驟包含通過調(diào)整由所述分配步驟分配的對各寄存器的時鐘定時，推定削減了時鐘周期時的時鐘消耗電力，計算削減的時鐘周期和推定的時鐘消耗電力的積(時鐘PD積)的時鐘PD積推定步驟；通過把由所述分配步驟分配的硬件變更為更高速的硬件，推定削減了時鐘周期時的電路消耗電力，計算削減的時鐘周期和推定的電路消耗電力的積(電路PD積)的電路PD積推定步驟；執(zhí)行所述時鐘PD積推定步驟和所述電路PD積推定步驟中得到的PD積小的一方的步驟的時鐘周期削減手段的選擇時鐘周期改善步驟。
5.根據(jù)權(quán)利要求4所述的高階合成方法，其特征在于在所述時鐘PD積推定步驟和所述電路PD積推定步驟中，當(dāng)把時鐘周期的改善率控制在比臨界值小時，推定消耗電力；重復(fù)執(zhí)行所述時鐘PD積推定步驟、所述電路PD積推定步驟、所述選擇時鐘周期改善步驟，直到無法改善時鐘周期為止。
6.根據(jù)權(quán)利要求4或5所述的高階合成方法，其特征在于所述電路PD積推定步驟根據(jù)硬件在一個時鐘周期內(nèi)工作的概率，推定所述電路消耗電力。
7.根據(jù)權(quán)利要求4或5所述的高階合成方法，其特征在于所述時鐘PD積推定步驟根據(jù)對所述可調(diào)整幅度單調(diào)增加的函數(shù)，推定所述時鐘消耗電力。
8.一種高階合成裝置，由動作電平記錄電路自動地生成寄存器傳輸電平記錄電路，其特征在于當(dāng)由動作電平記錄電路合成寄存器傳輸電平記錄電路時，同時合成給各寄存器的時鐘定時。
9.根據(jù)權(quán)利要求8所述的高階合成裝置，其特征在于具有把所述動作電平記錄電路變換為控制數(shù)據(jù)流圖的CDFG生成部件；為了使提供的時鐘周期數(shù)中，寄存器數(shù)為最小，安排所述控制數(shù)據(jù)流圖的CDFG安排部件；對于由CDFG安排部件安排的控制數(shù)據(jù)流圖，分配硬件的分配部件；調(diào)整對于由所述分配部件分配的各寄存器的時鐘定時，使時鐘周期變小的時鐘安排部件；當(dāng)由所述時鐘安排部件得到的時鐘周期比所希望的時鐘周期大時，變更對于由所述分配部件分配了硬件的控制數(shù)據(jù)流圖的寄存器的分配的重新定時部件；所述高階合成裝置當(dāng)由所述時鐘安排部件得到的時鐘周期比所述所希望的時鐘周期小時，結(jié)束處理；當(dāng)所述重新定時部件的處理結(jié)果是改善了時鐘周期時，回到基于所述時鐘安排部件的處理。
10.根據(jù)權(quán)利要求9所述的高階合成裝置，其特征在于所述時鐘安排部件在可調(diào)整幅度的范圍內(nèi)，調(diào)整對于由所述分配部件分配的各寄存器的時鐘定時；所述高階合成裝置還具有當(dāng)基于所述重新定時部件的處理結(jié)果是未改善時鐘周期時，擴大所述可調(diào)整幅度的擴大部件；當(dāng)由所述擴大部件得到的可調(diào)整幅度比給定的閾值大時，結(jié)束處理，當(dāng)比給定的閾值小時，回到基于所述CDFG安排部件的處理。
11.根據(jù)權(quán)利要求9或10所述的高階合成裝置，其特征在于所述時鐘安排部件包含通過調(diào)整由所述分配部件分配的對各寄存器的時鐘定時，推定削減了時鐘周期時的時鐘消耗電力，計算削減的時鐘周期和推定的時鐘消耗電力的積(時鐘PD積)的時鐘PD積推定部件；通過把由所述分配部件分配的硬件變更為更高速的硬件，推定削減了時鐘周期時的電路消耗電力，計算削減的時鐘周期和推定的電路消耗電力的積(電路PD積)的電路PD積推定部件；執(zhí)行所述時鐘PD積部件和所述電路PD積推定部件中得到的PD積小的一方的時鐘周期削減部件的選擇時鐘周期改善部件。
12.根據(jù)權(quán)利要求11所述的高階合成裝置，其特征在于所述時鐘PD積推定部件和所述電路PD積推定部件當(dāng)把時鐘周期的改善率控制在比臨界值小時，推定消耗電力；所述高階合成裝置重復(fù)執(zhí)行基于所述時鐘PD積推定部件的處理、基于所述電路PD積推定部件的處理、基于所述選擇時鐘周期改善部件的處理，直到無法改善時鐘周期為止。
13.根據(jù)權(quán)利要求11或12所述的高階合成裝置，其特征在于所述電路PD積推定部件根據(jù)硬件在一個時鐘周期內(nèi)工作的概率，推定所述電路消耗電力。
14.根據(jù)權(quán)利要求11或12所述的高階合成裝置，其特征在于所述時鐘PD積推定部件根據(jù)對所述可調(diào)整幅度單調(diào)增加的函數(shù)，推定所述時鐘消耗電力。
全文摘要
本發(fā)明公開了一種高階合成方法以及高階合成裝置。是把動作記錄變換為CDFG(ST11)。以所希望的時鐘周期數(shù)進(jìn)行安排，使寄存器數(shù)最小(ST12)。對于安排結(jié)果，分配硬件(ST13)。求出調(diào)整了到寄存器的時鐘定時的時候的最小時鐘周期(準(zhǔn)同步最小時鐘周期)(ST14)。當(dāng)準(zhǔn)同步最小時鐘周期比所希望的時鐘周期大時，重新把所有的時鐘定時設(shè)定為相同值后，以減小時鐘周期為目的，變更CDFG內(nèi)的寄存器位置(ST16)。當(dāng)通過重新定時處理，能改善性能時，返回步驟(ST14)。當(dāng)不能改善性能時，結(jié)束處理。
文檔編號G06F17/50GK1420457SQ02150569
公開日2003年5月28日 申請日期2002年11月14日 優(yōu)先權(quán)日2001年11月15日
發(fā)明者黑川圭一, 小川修 申請人:松下電器產(chǎn)業(yè)株式會社