專利名稱：通用序列匯流排主機(jī)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通用序列匯流排(USB)的介面，尤其是在一分離晶片(亦稱為具有實(shí)體層的外接源集線器External Rect Hub Phy，簡稱為ERHP)中提供源集線器以及實(shí)體層的一種通用序列匯流排主機(jī)系統(tǒng)。
背景技術(shù)：
通用序列匯流排(USB)廣泛地被使用來作為個(gè)人電腦(PC)與周邊裝置(如打印機(jī)與掃描器)之間的數(shù)據(jù)通訊或連接的介面。圖1與圖2為示意圖，其描繪一主機(jī)系統(tǒng)與一或多個(gè)周邊裝置的典型的USB連接方式。
首先參閱圖1，主機(jī)系統(tǒng)10(如果以個(gè)人電腦的形式加以實(shí)施)通常包括一主機(jī)板12、一中央處理單元(CPU)14、一基本輸入/輸出系統(tǒng)(BIOS)16、一存儲(chǔ)器(諸如，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM))18、與一磁芯邏輯(core logic)20均可以用習(xí)知技藝的方式被提供于主機(jī)板12上。至少一第一端口22可以被設(shè)置而與主機(jī)系統(tǒng)10的一后端面板相接，而且至少一第二端口24可以被設(shè)置而與主機(jī)系統(tǒng)10的一前端面板相接。
圖2繪示磁芯邏輯20與其周邊裝置的介面。詳而言之，磁芯邏輯20具有一南橋(south bridge)晶片26，其被耦合至一電腦協(xié)定控制數(shù)據(jù)(PCI)匯流排28，以溝通主機(jī)系統(tǒng)10內(nèi)的資訊。南橋晶片26包括一USB主機(jī)控制器30與一源集線器32，其與控制器30以及一或多個(gè)模擬實(shí)體層(PHY)34連接。如本技藝中所習(xí)知者，實(shí)體層為通訊技術(shù)中的最低信號位準(zhǔn)。實(shí)體層34通過線A與線B提供低位準(zhǔn)的模擬差動(dòng)信號至USB裝置36(諸如周邊裝置)。數(shù)據(jù)傳輸速率可根據(jù)適用的USB標(biāo)準(zhǔn)而有所不同。舉例而言，對于USB2.0，數(shù)據(jù)傳輸速率為480MHZ(高速)，而對于USB1.1數(shù)據(jù)傳輸速率為12MHZ(全速)或1.5MHZ(低速)。
不幸地，當(dāng)如圖1與圖2中所示的電路被使用于USB2.0系統(tǒng)時(shí)，480MHZ的高速數(shù)據(jù)傳輸速率可能導(dǎo)致若干令人討厭的問題。首先，實(shí)體層34上的良率可能降低，因而降低南橋晶片26的良率，進(jìn)而增加產(chǎn)品的成本。低良率可以歸于對于制程參數(shù)誤差的限制，以及對于高速模擬電路的耦合雜訊的低免疫性。其次，與前端面板相接的USB端口24上的信號完整性也被波及。如圖1所示，磁芯邏輯20的南橋晶片26為典型地靠近于主機(jī)板12的后端面板，使得從端口22的線A比較短。然而，從端口24的線B的長度通常比較長。所以長線會(huì)使沿著線B傳輸?shù)母咚倌M信號遭到扭曲，因而損害信號的完整性(亦即，信號可能會(huì)不一致)。再者，沿著線B的高時(shí)脈率可能導(dǎo)致主機(jī)板12處的電磁干擾(EMI)，因?yàn)檠刂L線B行進(jìn)的高速USB信號將會(huì)發(fā)射電磁波而造成高度的電磁干擾。這種高度的電磁干擾將會(huì)增加完成電磁相容性的成本。
為了克服上述的問題，有人提出從南橋晶片26中分離出實(shí)體層34并且以分離晶片(SC)的形式提供該實(shí)體層34，如圖3所示。不幸地，這種方法會(huì)導(dǎo)致其他難解的問題。舉例來說，如果你有6個(gè)端口，每一端口使用15個(gè)接腳(此為目前習(xí)用的UTMI標(biāo)準(zhǔn))，這將會(huì)產(chǎn)生總共90只接卿。過量的接腳數(shù)目將會(huì)明顯地增加磁芯造輯20的成本。
是以，依然需要提供一種適用于一USB主機(jī)系統(tǒng)與一周邊裝置之間，并可以克服上述問題的介面。

發(fā)明內(nèi)容
本發(fā)明的一目的在于提供一種一主機(jī)系統(tǒng)與一周邊裝置之間的USB介面，其不會(huì)損害所傳輸?shù)男盘柕耐暾浴?br> 本發(fā)明的另一目的是提供一種一主機(jī)系統(tǒng)與一周邊裝置之間的高速USB介面，其對于磁芯邏輯的良率不具有負(fù)面的影響。
本發(fā)明的又一目的是提供一種一主機(jī)系統(tǒng)與一周邊裝置之間的高速USB介面，其可以最小化電磁干擾。
本發(fā)明的再一目的是提供一種一主機(jī)系統(tǒng)與一周邊裝置之間的高速USB介面，其不需要過量的接腳數(shù)目。
為達(dá)成上述目的，本發(fā)明一種通用序列匯流排(USB)主機(jī)系統(tǒng)，其包括一磁芯邏輯，其包括相互耦合的一主機(jī)控制器與一第一源集線器；一第二源集線器，其外接至該磁芯邏輯并且通過通用媒體介面而被耦合至該第一源集線器；以及復(fù)數(shù)個(gè)USB端口，其被耦合至該第二源集線器，每一該USB端口被耦合至一外接USB裝置。
本發(fā)明還提出另一種方案一種通用序列匯流排(USB)主機(jī)系統(tǒng)，其包括一第一晶片，其包括相互耦合的一主機(jī)控制器與一第一源集線器的一磁芯邏輯；一第二晶片，其具有通過通用媒體介面而被耦合至該第一源集線器的一第二源集線器；以及復(fù)數(shù)個(gè)USB端口，其被耦合至該第二源集線器，每一該USB端口被耦合至一外接USB裝置。
本發(fā)明的優(yōu)點(diǎn)十分顯著。首先，本發(fā)明的ERHP通過UMI介面而被耦合于每一端口與磁芯邏輯之間，由于每一ERHP可以被設(shè)置而分別與不同的端口相接，線A與線B的長度或距離非常短，使得諸如低良率、電磁干擾、信號不完整等問題均可被避免。此外，為了完成本發(fā)明所作的修正已最小化，并且不會(huì)招致成本的增加或是帶來其他問題；其次，由于每一UMI介面僅需要大約36只接腳而且也不再需要對于每一端口提供15只接腳，提供過量數(shù)目的接腳的問題可被消除。其次，由于實(shí)體層被與磁芯邏輯分開提供，任何對于實(shí)體層良率的負(fù)面影響也不會(huì)影響磁芯邏輯的良率。


圖1為一習(xí)用USB主機(jī)系統(tǒng)的示意方塊圖；圖2為一示意方塊圖，其繪示圖1所示的習(xí)用USB主機(jī)系統(tǒng)的磁芯邏輯與一或多個(gè)周邊裝置的連接；圖3為一示意方塊圖，其繪示另一習(xí)用USB主機(jī)系統(tǒng)的磁芯邏輯與一或多個(gè)周邊裝置的連接；圖4為一示意方塊圖，其繪示一USB主機(jī)系統(tǒng)的磁芯邏輯與一或多個(gè)周邊裝置的根據(jù)本發(fā)明的連接；圖5為一示意方塊圖，其更詳細(xì)地繪示圖4的連接；圖6為使用圖4與圖5的連接方式的本發(fā)明的USB主機(jī)系統(tǒng)的一示意方塊圖。
具體實(shí)施例方式
以下的詳細(xì)敘述將用以提供對于本發(fā)明的進(jìn)一步了解，而非作為限制的用。然而，熟習(xí)此項(xiàng)技藝者將明白本發(fā)明亦可適用于本詳細(xì)敘述所未提及的其他具體實(shí)施例。例如，為人熟悉或習(xí)知的數(shù)據(jù)處理技術(shù)、硬件裝置與電路不加以贅述，以免因?yàn)椴槐匾募?xì)節(jié)而妨礙對于本發(fā)明的了解。
本發(fā)明提供一USB主機(jī)系統(tǒng)100，其中源集線器320及實(shí)體層134與磁芯邏輯120分開被提供。參閱圖4并且與圖3作比較，本發(fā)明從南橋126中移除了源集線器132，并且在一分離晶片104(亦稱為具有實(shí)體層的外接源集線器，簡稱為ERHP)中提供源集線器132以及實(shí)體層134。此外，一虛擬源集線器(virtual root hub)108以相同于習(xí)用的源集線器結(jié)合主機(jī)控制器的方式與主機(jī)控制器130相結(jié)合。就這一點(diǎn)而言，眾所周知地，習(xí)用主機(jī)控制器使用源集線器的若干個(gè)暫存器。換言之，習(xí)用主機(jī)控制器與習(xí)用源集線器之間的介面包括復(fù)數(shù)個(gè)串聯(lián)的暫存器，使得主機(jī)控制器得以控制源集線器。因此，一虛擬源集線器108與主機(jī)控制器130相結(jié)合以形成此一介面。根據(jù)本發(fā)明的一具體實(shí)施例，源集線器132在結(jié)構(gòu)上可以與虛擬源集線器108相同，其均由串聯(lián)的復(fù)數(shù)個(gè)集線器暫存器與端口暫存器所構(gòu)成。源集線器132亦可以被稱作外接源集線器或是遮影源集線器(shadowed root hub)。
再參閱圖5，南橋126也可以包括被耦合至主機(jī)控制器130的虛擬源集線器108。在此，主機(jī)控制器130可以包含一或兩個(gè)不同組的介面引擎與處理器。第一組包括一或多個(gè)串列介面引擎(SIE)140、以及一OHCI/UHCI(OPENHOST CONTROL INTERFACE/UNIVERSAL HOST CONTROL INTERFACE)列處理器142，其被耦合至虛擬源集線器108與SIE 140以進(jìn)行以USB1.1系統(tǒng)連接的操作。第二組包括一平行介面引擎(PIE)144、以及一EHCI列處理器146，其被耦合至虛擬源集線器108與PIE144以進(jìn)行以USB2.0系統(tǒng)連接的操作。如在此所使用者，OHCI代表開放主機(jī)控制器介面，UHCI代表通用主機(jī)控制器介面，以及EHCI(ENHANCED HOST CONTROLLER INTERFACE)代表增強(qiáng)主機(jī)控制器介面。南橋126的一側(cè)被耦合至一主機(jī)系統(tǒng)介面148，而其另一側(cè)則通過一通用媒體介面(UMI)而被耦合至ERHP 104。
通用媒體介面可以包括三個(gè)介面。一第一介面為一暫存器映射介面(RMI)，其以映射個(gè)別集線器內(nèi)的暫存器的方式作為虛擬源集線器108與外接源集線器132之間的介面，使得該暫存器彼此遮影。這種遮影效應(yīng)使得主機(jī)控制器130能夠以如同外接源集線器132被設(shè)置于南橋126內(nèi)并且與主機(jī)控制器130相結(jié)合的方式控制外接源集線器132。換言之，主機(jī)控制器130提供對于外接源集線器132的“透明”控制。任何具有上述功能的控制介面均可以被使用來作為RMI介面，而且一種不用來作為限制的范例為IC間(inter-IC)匯流排介面或其他類似的介面。因此，主機(jī)系統(tǒng)100與其南橋126可以發(fā)送指令至處理器142、146，以讀取虛擬源集線器108的暫存器的內(nèi)容，并且使得外接源集線器132執(zhí)行習(xí)用源集線器的功能。這些功能的例子包括端口連接/斷線偵測、端口致能/禁能控制、端口重置(reset)控制、端口懸置(suspend)/回復(fù)(resume)控制、端口電源開啟/關(guān)閉控制、端口過電流偵測、狀態(tài)監(jiān)控、與狀態(tài)控制。
第二介面為一通用收發(fā)器巨胞介面(universal transceiver macrocellinterface，UTMI)，其用來作為PIE144與ERHP 104的EHCI源集線器端口150的串列輸入平行輸出(SIPO)與平行輸入串列輸出(PISO)端口之間的介面。第三介面為一串列媒體介面(serial media interface，SM1)，其用來作為一或多個(gè)SIE 140與ERHP 104的對應(yīng)數(shù)目(一或多個(gè))OHCI/UHCI源集線器端口152的串列輸入串列輸出(SISO)端口之間的介面。UTMI與SMI(SYSTEMMANAGEMENT INTERFACE)介面可以通過使用任何可以用來轉(zhuǎn)移數(shù)據(jù)的熟知或習(xí)用的UTMI與SMI介面而被實(shí)現(xiàn)。
ERHP 104包括耦合至EHCI源集線器端口150與OHCI/UHCI源集線器端口152的外接源集線器132。外接源集線器132以及EHCI源集線器端口150與OHCI/UHCI源集線器端口152依序被耦合至一端口路由邏輯160，其用來決定數(shù)據(jù)是否應(yīng)該從SMI(USB1.1.)或UTMI(USB2.0)介面被傳送。端口路由邏輯的規(guī)格如EHCI中所定義。端口狀態(tài)控制與速度偵測邏輯162被耦合至端口路由邏輯160，并且執(zhí)行若干功能。舉例而言，邏輯162由主機(jī)控制器130所控制，以決定哪一個(gè)實(shí)體層端口134被插入，以控制數(shù)據(jù)流、控制實(shí)體層端口的狀態(tài)、并且偵測其速度(即，判斷其為USB1.1或USB2.0)。邏輯162接著被耦合至該復(fù)數(shù)個(gè)實(shí)體層端口134，其依序被耦合至其個(gè)別的裝置136。邏輯162可以從熟知的電路被提供至習(xí)知技藝的USB，因此更詳細(xì)的說明不予贅述。邏輯162的速度偵測的操作(亦稱為高速偵測)被定義于UTCI與USB2.0規(guī)格中。邏輯162根據(jù)速度偵測的結(jié)果來控制端口狀態(tài)該端口狀態(tài)被定義于USB2.0規(guī)格中。
圖6繪示實(shí)施于主機(jī)系統(tǒng)100的本發(fā)明的原理。圖6中的元件112、114、116、118、122、與124分別相同于圖1中的元件12、14、16、18、22、與24。本發(fā)明的不同點(diǎn)在于本發(fā)明的ERHP 104通過UMI介面而被耦合于每一端口(諸如122與124)與磁芯邏輯120之間。由于每一ERHP 104可以被設(shè)置而分別與不同的端口122與124相接，線A與線B的長度或距離非常短，使得諸如低良率、電磁干擾、信號不完整等問題均可被避免。此外，為了完成本發(fā)明所作的修正已最小化，并且不會(huì)招致成本的增加或是帶來其他問題。舉例而言，圖1至3中的主機(jī)控制器30所使用的相同的軟件指令與驅(qū)動(dòng)程序亦可以被圖4至6中的主機(jī)控制器130所使用以控制外接源集線器132。
本發(fā)明的額外的優(yōu)點(diǎn)也十分顯著。首先，由于每一UMI介面僅需要大約36只接腳而且也不再需要對于每一端口提供15只接腳，提供過量數(shù)目的接腳的問題可被消除。其次，由于實(shí)體層134被與磁芯邏輯120分開提供，任何對于實(shí)體層134的良率的負(fù)面影響也不會(huì)影響磁芯邏輯120的良率。
因?yàn)榻?jīng)過UMI的數(shù)據(jù)傳輸速率為60MHZ，對于復(fù)數(shù)個(gè)ERHP 104來說，可以通過UMI而同時(shí)作為介面。
此外，即使圖6繪示在前端面板與后端面板的每一者分別提供有一個(gè)端口124與122，也可以在前端面板與后端面板的每一者提供任何數(shù)目的端口。作為一非用以限制的范例，可以在前端面板與后端面板的每一者提供三個(gè)端口。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉此項(xiàng)技藝者，在不脫離本發(fā)明之精神和范圍內(nèi)，當(dāng)可做些許更動(dòng)與潤飾，因此本發(fā)明之保護(hù)范圍當(dāng)視權(quán)利要求書范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種通用序列匯流排(USB)主機(jī)系統(tǒng)，其特征是包括一磁芯邏輯，其包括相互耦合的一主機(jī)控制器與一第一源集線器；一第二源集線器，其外接至該磁芯邏輯并且通過通用媒體介面而被耦合至該第一源集線器；以及復(fù)數(shù)個(gè)USB端口，其被耦合至該第二源集線器，每一該USB端口被耦合至一外接USB裝置。
2.如權(quán)利要求1所述的系統(tǒng)，其特征是還包括復(fù)數(shù)個(gè)實(shí)體層，每一該實(shí)體層被耦合于該第二源集線器與一對應(yīng)的USB端口之間。
3.如權(quán)利要求1所述的系統(tǒng)，其特征是該第二源集線器被設(shè)置在一獨(dú)立于該磁芯邏輯的分離晶片中。
4.如權(quán)利要求1所述的系統(tǒng)，其特征是該第一源集線器與該第二源集線器具有相同結(jié)構(gòu)，而且分別包括復(fù)數(shù)個(gè)暫存器，該復(fù)數(shù)個(gè)暫存器被映射至對方源集線器中的對應(yīng)暫存器。
5.如權(quán)利要求3所述的系統(tǒng)，其特征是該分離晶片還裝載復(fù)數(shù)個(gè)實(shí)體層，每一該實(shí)體層被耦合于該第二源集線器與一對應(yīng)的USB端口之間。
6.如權(quán)利要求5所述的系統(tǒng)，其特征是該分離晶片還裝載一端口路由邏輯，其被設(shè)置于該第二源集線器與該實(shí)體層之間。
7.如權(quán)利要求5所述的系統(tǒng)，其特征是該分離晶片還裝載一端口狀態(tài)控制與速度偵測邏輯，其被設(shè)置于該端口路由邏輯與該實(shí)體層之間。
8.如權(quán)利要求1所述的系統(tǒng)，其特征是該主機(jī)控制器包括以下至少一組介面引擎與處理器第一組包括至少一或多個(gè)串列介面引擎、以及一OHCI/UHCI列處理器，該OHCI/UHCI列處理器與該第一源集線器、及該串列介面引擎耦合，以進(jìn)行以USB1.1系統(tǒng)連接的操作；第二組包括一平行介面引擎、以及一EHCI列處理器，該EHCI列處理器與該第一源集線器、及該平行介面引擎相耦合，以進(jìn)行以USB2.0系統(tǒng)連接的操作。
9.如權(quán)利要求1所述的系統(tǒng)，其特征是該通用媒體介面包括該映射介面、一串列媒體介面、以及一通用收發(fā)器巨胞介面。
10.如權(quán)利要求1所述的系統(tǒng)，其特征是還包括一主機(jī)板，而且其中該磁芯邏輯被提供于該主機(jī)板上，而且該第二源集線器外接于該主機(jī)板。
11.一種通用序列匯流排(USB)主機(jī)系統(tǒng)，其特征是包括一第一晶片，其包括相互耦合的一主機(jī)控制器與一第一源集線器的一磁芯邏輯；一第二晶片，其具有通過通用媒體介面而被耦合至該第一源集線器的一第二源集線器；以及復(fù)數(shù)個(gè)USB端口，其被耦合至該第二源集線器，每一該USB端口被耦合至一外接USB裝置。
12.如權(quán)利要求11所述的系統(tǒng)，其特征是該第二晶片包括復(fù)數(shù)個(gè)實(shí)體層，每一該實(shí)體層被耦合于該第二源集線器與一對應(yīng)的USB端口之間。
13.如權(quán)利要求11所述的系統(tǒng)，其特征是該第一源集線器與該第二源集線器具有相同結(jié)構(gòu)，而且分別包括復(fù)數(shù)個(gè)暫存器，該復(fù)數(shù)個(gè)暫存器被映射至對方源集線器中的對應(yīng)暫存器。
全文摘要
一種通用序列匯流排主機(jī)系統(tǒng)，包括一磁芯邏輯，其包括相互耦合的一主機(jī)控制器與一第一源集線器；一第二源集線器，其外接至該磁芯邏輯并且通過通用媒體介面而被耦合至該第一源集線器；以及復(fù)數(shù)個(gè)USB端口，其被耦合至該第二源集線器，每一該USB端口被耦合至一外接USB裝置；本發(fā)明的集線器通過通用媒體介面而被耦合于每一端口與磁芯邏輯之間，由于每一集線器可以被設(shè)置而分別與不同的端口相接，線A與線B的長度或距離非常短，使得諸如低良率、電磁干擾、信號不完整等問題均可被避免；其次，由于每一通用媒體介面僅需要大約36只接腳而且也不再需要對于每一端口提供15只接腳，提供過量數(shù)目的接腳的問題可被消除；再次，由于實(shí)體層被與磁芯邏輯分開提供，任何對于實(shí)體層良率的負(fù)面影響不會(huì)影響到磁芯邏輯。
文檔編號G06F1/16GK1501206SQ0214896
公開日2004年6月2日 申請日期2002年11月14日 優(yōu)先權(quán)日2002年11月14日
發(fā)明者張良熙, 榮蘊(yùn)博, 朱炳盈, 高照庭 申請人:華邦電子股份有限公司