專利名稱：將時(shí)鐘信號用于移動(dòng)用戶臺的處理器以管理功耗的方法和設(shè)備的制作方法
背景技術(shù)：
發(fā)明領(lǐng)域本發(fā)明主要涉及移動(dòng)用戶臺，諸如移動(dòng)電話，尤其涉及將時(shí)鐘信號應(yīng)用于移動(dòng)臺的處理器以減少功耗同時(shí)避免時(shí)序問題的方法和設(shè)備。
相關(guān)技術(shù)描述移動(dòng)用戶臺，諸如蜂窩電話，正變得越來越精致并常常在提供常規(guī)的蜂窩語音電話能力的同時(shí)還提供許多功能。一些先進(jìn)的移動(dòng)臺可收發(fā)尋呼消息、提供因特網(wǎng)接入或提供諸如記事和日程功能之類的個(gè)人數(shù)字助理(PDA)功能。為適應(yīng)附加功能，移動(dòng)臺裝配功能強(qiáng)大和精致的處理器及越來越多的數(shù)據(jù)存儲存儲器。由此，移動(dòng)臺的功耗很大，需頻繁充電。因此，需要降低移動(dòng)臺的功耗。
降低移動(dòng)臺的功耗的一種技術(shù)是，根據(jù)組件的當(dāng)前需求有選擇地將具有不同頻率的各種時(shí)鐘信號應(yīng)用于不同的移動(dòng)臺組件。時(shí)鐘信號由不同的時(shí)鐘源提供，因而通常彼此不同步。不同的時(shí)鐘源功耗不同且提供不同精確度的時(shí)鐘信號。對移動(dòng)臺的每個(gè)內(nèi)部組件和每個(gè)工作模式而言，移動(dòng)臺的時(shí)鐘控制組件選擇適用該組件的最好的時(shí)鐘信號以在提供足夠的時(shí)鐘速度和精度的同時(shí)功耗最小。例如，當(dāng)移動(dòng)臺不工作時(shí)，可選擇使用來自較低功率、低頻率時(shí)鐘源的慢時(shí)鐘以運(yùn)行跟蹤日期和時(shí)間所需的組件。當(dāng)移動(dòng)臺工作時(shí)，選擇較高頻率且較精確時(shí)鐘信號用于移動(dòng)臺的處理器和其他主要組件。在需要最佳性能的時(shí)間段，諸如在電話交談期間，可以使用更高頻率的時(shí)鐘信號?？傃灾慨?dāng)不需要時(shí)鐘源輸出所對應(yīng)的時(shí)鐘信號時(shí)，較佳地關(guān)掉各種時(shí)鐘信號的各個(gè)時(shí)鐘源。
為更省電，有選擇地再頻分各個(gè)異步時(shí)鐘信號的頻率以提供功耗更小的各種較慢版本的時(shí)鐘信號。例如，可以將來自單個(gè)源的單個(gè)時(shí)鐘信號分頻提供彼此同步且不同頻率的一組不同時(shí)鐘信號。為此，按因數(shù)2、4、8、16等或按不是2的冪的其他除數(shù)分頻單個(gè)時(shí)鐘信號。照此，時(shí)鐘控制電路配備更大的可用時(shí)鐘信號集，從中可選擇出適用于每個(gè)組件和每個(gè)工作模式的最好時(shí)鐘信號以降低功耗。
另一降低功耗的技術(shù)是，當(dāng)處理器不需要工作時(shí)，完全使移動(dòng)臺的處理器不工作，即使另外移動(dòng)臺工作著。為此，傳統(tǒng)移動(dòng)臺通常使用具有上電和掉電能力的內(nèi)部電源管理電路的復(fù)雜指令集計(jì)算(CISC)處理器。為省電，處理器啟動(dòng)關(guān)電程序，其中，處理器執(zhí)行各種用來存儲表示處理器最終狀態(tài)的信息的功能。一旦完成各種功能，將時(shí)鐘信號從處理器斷開而關(guān)掉處理器。則也去提供處理器的電源也不工作。當(dāng)再需要處理器工作時(shí)，執(zhí)行上電程序，其中處理器執(zhí)行用來將處理器重新設(shè)置為其關(guān)閉前狀態(tài)的各種功能。通常，在處理器再次進(jìn)入完全工作前需要加溫時(shí)段。
不幸的是，處理器在實(shí)現(xiàn)有電之前常需花費(fèi)許多時(shí)鐘周期來完成掉電程序。處理器在進(jìn)入工作之前也要花費(fèi)相當(dāng)長的時(shí)間來完成上電程序，因而，要求遠(yuǎn)在真正需要其服務(wù)程序之前重新使處理器工作。因此，未實(shí)現(xiàn)最佳的省電。而且，在根據(jù)碼分多址(CDMA)協(xié)議實(shí)現(xiàn)的移動(dòng)臺中，處理器需在周期性尋呼時(shí)隙(通常每隔26.7毫秒出現(xiàn))期間工作。若如此，處理器只能在尋呼時(shí)隙間的時(shí)段期間不工作。為在每一對連續(xù)尋呼時(shí)隙間不工作，處理器首先要在每個(gè)尋呼時(shí)隙后執(zhí)行掉電程序，然后在每個(gè)后續(xù)尋呼時(shí)隙之前執(zhí)行上電程序。因此，實(shí)際關(guān)掉處理器的尋呼時(shí)隙間的可用時(shí)間是最少的，導(dǎo)致節(jié)電不充分。
提出的一種解決方案是，使用精簡指令集計(jì)算(RISC)處理器(僅通過選擇性地連接或去連接時(shí)鐘信號與處理器來對處理器上電或掉電)工作于移動(dòng)臺。換言之，使用不需要潛在長的上電和掉電程序的處理器。這類RISC處理器的一例是ARM公司提供的ARM7TDMI。有采用這類處理器，可實(shí)現(xiàn)增強(qiáng)的節(jié)電，因?yàn)閷μ幚砥魃想娀虻綦娍斓枚?，從而可延長使處理器不工作的時(shí)間。這對CDMA移動(dòng)臺(在使用期間只能在尋呼時(shí)隙間使處理器不工作)尤其有益。
盡管這類RISC處理器很適于實(shí)現(xiàn)改進(jìn)的節(jié)電，但當(dāng)處理器安裝于一些移動(dòng)臺中時(shí)就會(huì)出現(xiàn)問題，特別是移動(dòng)臺使用一組通常彼此異步并能有選擇地再頻的不同時(shí)鐘信號。例如，如果在時(shí)鐘信號的有效階段期間將時(shí)鐘信號從處理器分開就會(huì)出現(xiàn)問題。在此情況下，處理器只接收時(shí)鐘信號的有效階段中的毛刺部分，這會(huì)使沒有足夠的長度來允許處理器的各個(gè)內(nèi)部組件正常工作，尤其是取樣保持電路。結(jié)果，處理器執(zhí)行出錯(cuò)或不能預(yù)知的功能，有可能導(dǎo)致引起掉話、丟失尋呼消息等的故障。在掉電期間保持處理器的狀態(tài)也是重要的。否則，時(shí)鐘的偽信號會(huì)使處理器進(jìn)入出錯(cuò)狀態(tài)。


圖1示出在有效階段期間的時(shí)間T1斷開的時(shí)鐘信號100?？梢钥闯?，產(chǎn)生了有效階段中的毛刺102。因?yàn)樵撁淘诔掷m(xù)時(shí)間上比所有其他有效階段的信號成份短得多，該毛刺會(huì)導(dǎo)致前述處理器出現(xiàn)故障。事實(shí)上，作為電子信號處理效應(yīng)的結(jié)果，處理器的內(nèi)部組件實(shí)際上可視為一種波形，其中時(shí)鐘的毛刺可作為振蕩、衰變信號峰值序列出現(xiàn)。根據(jù)處理器電路，每個(gè)一單個(gè)體峰值可理解為極有可能導(dǎo)致處理器故障的一個(gè)新的有效階段信號。本文將短的有效階段時(shí)鐘信號的毛刺稱之為時(shí)種的“偽信號”。
相同地，輸入到處理器的時(shí)鐘信號不能簡單地從一異步信號切換到第二異步信號而不具出故障的可能性，因?yàn)樗鼤?huì)在掉電之前和之后干擾處理器所保留的狀態(tài)，也不能僅僅對時(shí)鐘信號分頻以產(chǎn)生較慢時(shí)鐘信號而無出故障的潛在性。圖2示出輸入到處理器的時(shí)鐘信號在異步時(shí)鐘信號間切換的情況?？梢钥闯?，時(shí)鐘信號106在時(shí)間T1切換到異步時(shí)鐘信號108時(shí)，處理器實(shí)際輸入的時(shí)鐘波形110可以包括也可能引起時(shí)鐘偽信號的非有效階段段的毛刺112。圖3示出分頻時(shí)鐘信號以產(chǎn)生較低頻率的同步時(shí)鐘信號的情況?？梢钥闯觯跁r(shí)間T1再分頻時(shí)鐘信號114以產(chǎn)生有兩倍頻率的第二時(shí)鐘信號116導(dǎo)致處理器實(shí)際輸入的波形118具有時(shí)鐘偽信號120。
此外，一些先進(jìn)的RISC處理器，包括前述ARM7TDMI處理器，是能同時(shí)處理多條指令的流水線處理器。在ARM7TDMI處理器的情況下，處理器能在在輸入第一條指令的同時(shí)解碼第二條指令和執(zhí)行第三條指令。當(dāng)處理器在執(zhí)行流水線操作時(shí)，如果應(yīng)用于處理器的時(shí)鐘信號不工作、切換或劃分，都會(huì)出現(xiàn)問題，因?yàn)樘幚砥鞯碾S后狀態(tài)不容易得到保證。換言之，如果在指令執(zhí)行期間時(shí)鐘信號隨意不工作、切換或劃分，則外圍組件難于或不可能判斷在掉電前指令是否得到完全執(zhí)行。結(jié)果，連接處理器的外圍組件與處理器不同步，導(dǎo)致不能預(yù)測的或出錯(cuò)的行為，還有可能導(dǎo)致諸如掉話、丟失尋呼消息等之類的故障。圖4示出三級流水線122和相對應(yīng)定的時(shí)鐘信號124。指令A(yù)于第一時(shí)鐘周期輸入、在第二時(shí)鐘周期得到解碼并在第三時(shí)鐘周期得到執(zhí)行。指令B于第二時(shí)鐘周期輸入、在第三時(shí)鐘周期得到解碼并在第四時(shí)鐘周期得到執(zhí)行，以此類推。如果在時(shí)間T1使時(shí)鐘信號不工作，此時(shí)正在進(jìn)行輸入、解碼和執(zhí)行的指令可以已經(jīng)完成或可以尚未完成。結(jié)果，當(dāng)隨后再通過應(yīng)用時(shí)鐘信號重新使處理器工作時(shí)，連接處理器的外圍組件，諸如系統(tǒng)總線等，不容易判斷出處理器的重新工作的狀態(tài)。因而，或者需要執(zhí)行更長的程序來判斷處理器狀態(tài)并使所有的外圍組件與之同步，或者出現(xiàn)有故障這樣一相當(dāng)大的冒險(xiǎn)。對使用PDA功能的移動(dòng)臺，所產(chǎn)生的故障會(huì)引起日程功能等使用的存儲單元中錯(cuò)誤存儲不正確信息。呈現(xiàn)給用戶的是不正確信息，可能導(dǎo)致錯(cuò)過約會(huì)等等。
因此，非常需要提供一種控制將時(shí)鐘信號應(yīng)用于移動(dòng)臺內(nèi)的處理器的方法和設(shè)備，其中處理器是不包括內(nèi)部功率管理和時(shí)鐘管理電路且只需斷開輸入的時(shí)鐘信號便允許不工作的類型。尤其是，需要提供適用于這類處理器掉電及后續(xù)上電同時(shí)即避免時(shí)鐘偽信號又能確保處理器與外圍組件的可靠同步的方法和設(shè)備。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種通過使用外圍電路將時(shí)鐘信號從處理器斷開而使移動(dòng)臺的處理器不工作的方法。處理器執(zhí)行將處理器的外部預(yù)定設(shè)備置于預(yù)定狀態(tài)中的指令。所述指令只施加于外部設(shè)備，作為掉電操作的一部分。外圍電路檢測置于預(yù)定狀態(tài)的外部設(shè)備，并且，作為響應(yīng)，在處理器的當(dāng)前流水線階段期間所執(zhí)行的操作完成后而在處理器的后續(xù)流水線階段的操作啟動(dòng)前，將時(shí)鐘信號從處理器斷開。
在一示例實(shí)施例中，處理器是沒有內(nèi)部時(shí)鐘管理電路的流水線RISC處理器。由處理器執(zhí)行用來啟動(dòng)掉電操作的指令是存儲外圍電路內(nèi)的一獨(dú)特寄存器的指令。該存儲指令在存儲寄存器中首先存儲一二進(jìn)制1再存儲一二進(jìn)制0。外圍電路監(jiān)視存儲寄存器以檢測1后跟0的存儲并開始將時(shí)鐘信號從處理器分離。當(dāng)時(shí)鐘信號在低或非活動(dòng)狀態(tài)中且在當(dāng)前流水線階段執(zhí)行的指令完成后而在啟動(dòng)后續(xù)的流水線階段的指令前斷開時(shí)鐘信號。通過只響應(yīng)1后跟0的存儲的檢測器使處理器不工作，基本上降低無意使處理器不工作的風(fēng)險(xiǎn)。通過在時(shí)鐘的有效階段將時(shí)鐘從處理器分開，可以確認(rèn)，處理器未接收可能導(dǎo)致引起處理器中潛在不可預(yù)知行為的時(shí)鐘偽信號的時(shí)鐘信號的有效階段中的毛刺。通過只在當(dāng)前流水線階段執(zhí)行的指令完成后而在啟動(dòng)后續(xù)的流水線階段的指令前才斷開時(shí)鐘，外圍電路和處理器的所有其他外部組件都能確定掉電時(shí)系統(tǒng)的最終狀態(tài)。相反，假如關(guān)閉信號是在處理器的流水線階段的指令執(zhí)行期間不工作的，則外部組件就不容易判斷該流水線階段的操作是否完成并因此不能容易判斷掉電時(shí)處理器的狀態(tài)。如有必要，在當(dāng)前流水線階段期間對處理器插入一等待信號，以擴(kuò)展流水線來提供完成流水線級操作的時(shí)間。插入等待信號直到時(shí)鐘信號已進(jìn)入非有效階段且時(shí)鐘信號在非有效階段被分開。
根據(jù)本發(fā)明的另一方面，提供一種使用也接收時(shí)鐘信號的外圍電路在用于流水線處理器的同步時(shí)鐘信號間切換的方法。當(dāng)?shù)谝粫r(shí)鐘信號在非有效階段時(shí)推遲連接第一時(shí)鐘信號與處理器。然后選擇與第一時(shí)鐘信號同步的選擇第二時(shí)鐘信號。外圍組件等到第二時(shí)鐘信號也在非有效階段時(shí)將第二時(shí)鐘信號用于處理器。
在一示例實(shí)施例中，處理器也是沒有內(nèi)部時(shí)鐘管理電路的流水線RISC處理器。外圍電路包括有選擇地用諸如2、4、8、16、32或64之類的整數(shù)因數(shù)分頻時(shí)鐘信號的組件。處理器和外圍電路用于時(shí)鐘信號分頻的移動(dòng)臺內(nèi)，以使時(shí)鐘信號在降低功耗的同時(shí)還能提供足夠處理速度的最佳頻率。通過只在信號于非有效階段時(shí)才分頻時(shí)鐘信號及只在所分頻的時(shí)鐘信號于非有效階段時(shí)將所分頻的時(shí)鐘信號用于處理器，防止時(shí)鐘偽信號且避免不可預(yù)測的處理器行為。
根據(jù)本發(fā)明的另一方面，提供一種在用于移動(dòng)臺流水線處理器的從第一時(shí)鐘信號向第二時(shí)鐘信號(彼此異步)切換的時(shí)鐘信號切換方法。所述方法由連接處理器的外圍電路執(zhí)行。根據(jù)該方法，當(dāng)處理器接收第一時(shí)鐘信號時(shí)，通過控制處理器執(zhí)行將處理器的外部預(yù)定設(shè)備置于預(yù)定狀態(tài)中的指令啟動(dòng)掉電操作，所述指令用于外部設(shè)備只是掉電操作的一部分。接著，外圍電路檢測置于預(yù)定狀態(tài)的外部設(shè)備，并且，作為響應(yīng)，等到當(dāng)前流水線階段的指令完成后時(shí)鐘信號轉(zhuǎn)換到非有效階段。外圍電路在后續(xù)流水線階段的指令啟動(dòng)前將時(shí)鐘信號從處理器斷開。然后，控制外圍電路等到第二時(shí)鐘信號在非有效階段，外圍電路將第二時(shí)鐘信號用于處理器。
當(dāng)時(shí)鐘信號在非有效階段時(shí)通過推遲第一時(shí)鐘信號及在非有效階段時(shí)通過應(yīng)用第二時(shí)鐘信號，可避免時(shí)鐘偽信號。通過只在處理器的流水線級間切換時(shí)鐘信號，確保在切換時(shí)鐘信號之前及執(zhí)行后續(xù)流水線級之前當(dāng)前流水線階段的操作全部完成，從而可避免處理器的不可預(yù)測的行為。如有必要，向處理器插入等待信號，以擴(kuò)展當(dāng)前流水線階段，擴(kuò)展量足以保證在將第一時(shí)鐘信號從處理器斷開之前完成流水線階段的全部操作。
這樣，本發(fā)明提供于管理用于移動(dòng)臺處理器(尤其是缺少內(nèi)部時(shí)鐘管理電路的處理器)的時(shí)鐘信號的各種技術(shù)，以在基本防止不可預(yù)測的處理器行為(否則會(huì)出現(xiàn)時(shí)鐘偽信號等導(dǎo)致的結(jié)果)的同時(shí)允許最佳的省電。還提供本發(fā)明的設(shè)備實(shí)施例。本發(fā)明的其他目的、特點(diǎn)和優(yōu)點(diǎn)在下面結(jié)合附圖的詳述中變得明顯。
附圖簡述圖1是說明由在時(shí)鐘信號的有效階段期間使時(shí)鐘信號不工作能引起的時(shí)鐘偽信號的時(shí)序圖。
圖2是說明在從一時(shí)鐘信號向第二異步時(shí)鐘信號切換期間出現(xiàn)的時(shí)種偽信號的時(shí)序圖。
圖3是說明在時(shí)鐘信號向第二同步時(shí)鐘信號分頻時(shí)出現(xiàn)的時(shí)鐘偽信號的時(shí)序圖。
圖4是說明流水線處理器的級并進(jìn)一步說明在一流水線級期間將時(shí)鐘信號從處理器斷開的時(shí)序圖。
圖5是說明根據(jù)本發(fā)明的一示例實(shí)施例所構(gòu)成的具有流水線RISC處理器和時(shí)鐘/功率控制器的移動(dòng)臺的相關(guān)組件的框圖。
圖6是說明圖5的時(shí)鐘/功率控制器的相關(guān)組件的框圖。
圖7是說明擴(kuò)展圖5的RISC處理器的流水線級以允許處理器掉電而不失去與外圍組件的同步的方法的時(shí)序圖。
圖8是說明采用圖5的時(shí)鐘/功率控制器在基本上保證無偽信號操作的同時(shí)在同步時(shí)鐘信號間切換的方法的時(shí)序圖。
圖9是說明圖5的時(shí)鐘/功率控制器在保證無偽信號操作的同時(shí)在異步時(shí)鐘信號間切換的方法的時(shí)序圖。
圖10A-C是說明圖6的時(shí)鐘/功率控制器的特殊實(shí)現(xiàn)的電路示意圖。
圖11是說明結(jié)合圖10A-C的電路使用的特定信號用于同步時(shí)鐘信號間切換的時(shí)序圖。
圖12是說明結(jié)合圖10A-C的電路使用的特定信號用于掉電和后續(xù)上電的時(shí)序圖。
圖13是說明結(jié)合圖10A-C的電路使用的特定信號復(fù)位后的時(shí)序圖。
示例實(shí)施例詳述參考余圖，現(xiàn)描述本發(fā)明的較佳和示例實(shí)施例。實(shí)施例涉及無線移動(dòng)臺，諸如蜂窩電話，但發(fā)明原理也適用其他系統(tǒng)。
圖5說明CDMA無線系統(tǒng)的移動(dòng)臺200的相關(guān)組件。移動(dòng)臺包括RISC處理器(在其中，僅將時(shí)鐘信號用于處理器便上電，而僅將時(shí)鐘信號從微處理器分開便掉電)。在較佳實(shí)施中，RISC處理器包括ARM公司的ARM7TDMI核心及AMBA總線主線。處理器202通過系統(tǒng)總線204連接時(shí)鐘/功率控制器206、存儲器映射解碼器208、總線尺寸控制器210、外部存儲器子系統(tǒng)212、復(fù)位和暫停單元214及外圍橋芯216。外圍橋芯216通過外圍總線218提供對包括CDMA電路220、聲碼器222、數(shù)字頻率調(diào)制器(DFM)224、通用同步收發(fā)單元(UART)226和系統(tǒng)總線接口(SBI)228的接入。其它組件互連包括圖5所示的專用存儲器總線230和各種其它專用互連線。
簡言之，時(shí)鐘/功率控制器206包括用來控制用于處理器202的時(shí)鐘信號以在保持處理器與外圍組件的同步的同時(shí)允許處理器的掉電和隨后的上電。另外，時(shí)鐘/功率控制器包括在異步時(shí)鐘信號(單個(gè)時(shí)鐘信號的分頻版本)間切換以在保證無偽信號操作的同時(shí)節(jié)電的組件。而且，時(shí)鐘/功率控制器包括在異步時(shí)鐘信號間切換以在保證無偽信號操作的同時(shí)進(jìn)一步節(jié)電的組件。
圖6示出時(shí)鐘/功率控制器206的相關(guān)組件和RISC處理器。處理器206包括一組時(shí)鐘發(fā)生器2321-232N(各自提供通常彼此異步的時(shí)鐘信號)。各種時(shí)鐘信號具有不同的頻率、不同的精確度，且通常在工作期間功耗也不同。時(shí)鐘控制單元234選擇一時(shí)鐘信號用于RISC處理器。選擇該時(shí)鐘信號以提供足夠的時(shí)鐘速度和精度來適應(yīng)處理器的當(dāng)前需要。運(yùn)行于處理器中的軟件確定合適的時(shí)鐘信號。從處理器向時(shí)鐘控制單元(經(jīng)未特別示出的控制信號線)發(fā)送控制信號以觸發(fā)從一異步時(shí)鐘信號向另一信號的切換。(保證無偽信號工作的同時(shí)切換時(shí)鐘信號的方法在下文有詳述。)如果處理器未工作，時(shí)鐘控制單元根據(jù)掉電前從處理器接收的控制信號或根據(jù)默認(rèn)值工作。所選時(shí)鐘信號從時(shí)鐘控制單元234經(jīng)時(shí)鐘分頻單元236(分頻所選時(shí)鐘信號)傳輸，并且在處理器202的控制下，來提供與所選時(shí)鐘信號同步的較慢時(shí)鐘信號?？砂匆驍?shù)2、4、8、16、32和64來分頻任一由時(shí)鐘發(fā)生器所發(fā)生的時(shí)鐘信號。也可選地使用不一定是2的冪的其他分子。照此，有一大組時(shí)鐘速率、精確度和功耗各異的時(shí)鐘信號可用于處理器及移動(dòng)臺的各種其他組件。對于時(shí)鐘控制單元而言，時(shí)鐘分頻單元響應(yīng)處理器所提供(經(jīng)未特別示出的控制信號線)的控制信號或使用默認(rèn)值。如下文還要詳述，時(shí)鐘分頻單元236根據(jù)確保用于處理器的信號無偽信號轉(zhuǎn)換的方式將時(shí)鐘信號切換到該時(shí)鐘信號的分割版本。
時(shí)鐘/功率控制器206還包括掉電控制器238，該控制器通過使用開關(guān)237選通時(shí)鐘分頻單元輸出的時(shí)鐘信號來實(shí)現(xiàn)對RISC處理器掉電。由微處理器202的時(shí)鐘輸入端接收開關(guān)237的時(shí)鐘信號輸出。其次，與時(shí)鐘/功率控制器的其它組件一樣，掉電控制器工作以避免時(shí)鐘偽信號。掉電控制器還工作以確保能知道RISC處理器的最終掉電狀態(tài)，使得一旦有后續(xù)上電，外圍組件能與處理器保持適當(dāng)?shù)耐健Ｗ鳛榻M件之一，掉電控制器包括用來檢測何時(shí)啟動(dòng)掉電操作的掉電內(nèi)存寄存器240。
現(xiàn)參考圖6及圖7的時(shí)序圖較詳細(xì)地描述執(zhí)行掉電操作的方法。掉電操作由RISC處理器啟動(dòng)，它向內(nèi)存寄存器240執(zhí)行一對預(yù)定承載操作。寄存器只存放一個(gè)比特且起先設(shè)定為二進(jìn)制0。在預(yù)定承載操作中，處理器首先向內(nèi)存寄存器寫入一二進(jìn)制1，然后寫入一二進(jìn)制0。掉電控制器238監(jiān)視內(nèi)存寄存器，并且，如果檢測到從二進(jìn)制1到0的轉(zhuǎn)變，控制器開始將時(shí)鐘信號從處理器斷開的操作。
定義內(nèi)存寄存器的專門地址是處理器只在掉電操作期間接入和在任何其它期間不能接入的獨(dú)特地址。由此，讀寫處于外部存儲器子系統(tǒng)內(nèi)的存儲位置的程序(圖5)不影響內(nèi)存寄存器240的內(nèi)容及內(nèi)存寄存器內(nèi)從0到1的轉(zhuǎn)變，從而提供已由處理器啟動(dòng)掉電操作的可靠表示。然而，為保證軟件差錯(cuò)或其它異常不會(huì)觸發(fā)不受歡迎的掉電操作，處理器執(zhí)行將內(nèi)存寄存器切換回0的第二承載操作。如所說明，掉電控制器只響應(yīng)內(nèi)存寄存器內(nèi)承載1之后承載0。因此，特別不可能的是，處理器或移動(dòng)臺的其它組件的軟件差錯(cuò)或其他異常行為不注意地觸發(fā)不受歡迎的掉電操作。
一旦檢測到內(nèi)存寄存器240內(nèi)承載1之后承載0，掉電控制器238執(zhí)行將時(shí)鐘分頻單元236輸出的時(shí)鐘信號從微處理器202分開的掉電操作。當(dāng)時(shí)鐘信號在預(yù)期的處理器的當(dāng)前流水線階段完成之后的低或非有效階段時(shí)，執(zhí)行時(shí)鐘信號的斷開。通過在低階段斷開時(shí)鐘信號，避免時(shí)鐘偽信號。為保證完成與當(dāng)前流水線階段相關(guān)的所有操作，掉電控制器238在斷開時(shí)鐘信號以擴(kuò)展當(dāng)前流水線級的一另外時(shí)鐘周期之前，向處理器提供一等待信號。照此，處理器的當(dāng)前狀態(tài)設(shè)定為已知狀態(tài)。假如只在流水線級期間的任意時(shí)間使時(shí)鐘信號不工作，則可完成或可以未完成相應(yīng)指令。結(jié)果，預(yù)期處理器已在時(shí)鐘信號重新工作之前完成了操作的外圍組件，此后就與微處理器不再同步?？梢岳斫獾氖?，斷開時(shí)鐘信號的精確時(shí)間及流水線階段的擴(kuò)展的精確量取決于系統(tǒng)的特定特點(diǎn)，因而根據(jù)本發(fā)明的一般原理因系統(tǒng)而各異。
圖7說明了擴(kuò)展圖5的RISC處理器的流水線級以允許處理器掉電而不失去與外圍組件的同步的方法。更具體地，圖7說明當(dāng)前時(shí)鐘信號242、處理器接收的時(shí)鐘信號243及處理器的流水線244。于時(shí)間T1提供等待信號以將下一流水線級延遲到時(shí)間T3以保證完成流水線階段248內(nèi)的所有操作。照此，等待信號擴(kuò)展，當(dāng)前流水線級。在時(shí)間T1和T3之間的時(shí)間T2斷開時(shí)鐘信號242。然后，微處理器接收時(shí)鐘信號243(時(shí)間T2之后起初為低)。
參考圖8，現(xiàn)描述圖6的時(shí)鐘控制單元234控制時(shí)鐘信號分頻的方法。起初，將每秒N周期的定時(shí)頻率的時(shí)鐘信號250施加至處理器。為切換到有頻率為N/2的第二時(shí)鐘信號252，時(shí)鐘控制單元首先在時(shí)間T1和T3間將時(shí)鐘信號250從RISC處理器選通或斷開，然后于時(shí)間T2的起始階段切換到時(shí)鐘信號252。最終輸入RISC處理器的時(shí)鐘信號由時(shí)鐘信號254表示?？梢钥闯?，輸入到處理器的時(shí)鐘信號至少在時(shí)間T1和T3間保持為低或非有效。通過在低階段期間斷開第一時(shí)鐘信號并還在低階段期間施加第二分頻時(shí)鐘信號，確保無偽信號的操作?；蛘?，第二時(shí)鐘信號快于第一時(shí)鐘信號。在任一情況下，假如第一和第二時(shí)鐘信號間的轉(zhuǎn)換出現(xiàn)于任意時(shí)間，可能會(huì)出現(xiàn)時(shí)鐘偽信號，從而導(dǎo)致處理器的異常或不可預(yù)測的行為。
現(xiàn)在參考圖9，現(xiàn)描述時(shí)鐘控制單元254在異步時(shí)鐘信號之間切換的方法。起初，時(shí)鐘信號260施加于處理器。為節(jié)電或其他原因，時(shí)鐘控制單元盡力切換到第二異步時(shí)鐘信號262。時(shí)鐘信號264是真正輸入處理器的時(shí)鐘信號。轉(zhuǎn)換是通過首先控制處理器下載一1及一0到內(nèi)存寄存器240中而啟動(dòng)掉電操作(圖6)來完成的。掉電指令起初輸入于266、解碼于268然后執(zhí)行于270。同上述掉電操作一樣，在時(shí)間T1將等待信號施加于處理器以擴(kuò)展處理器的流水線級272到T3。于時(shí)間T1將時(shí)鐘信號260從處理器斷開。微處理器關(guān)閉至?xí)r間T3。經(jīng)過了在T1和T3間任意數(shù)目的時(shí)鐘260和262的時(shí)鐘周期。注意，在流水線階段272內(nèi)，微處理器在時(shí)鐘信號264的第一完全時(shí)鐘周期期間完成輸入、解碼和執(zhí)行指令，然后保持非有效至T3。當(dāng)于時(shí)間T3將時(shí)鐘信號262施加于處理器時(shí)，執(zhí)行上電操作。處理器的流水線使用新的輸入時(shí)鐘信號開始再次運(yùn)行。
照此，實(shí)現(xiàn)從時(shí)鐘信號260到異步時(shí)鐘信號262的轉(zhuǎn)換，同時(shí)避免任何時(shí)種偽信號并保證處理器的流水線的可靠運(yùn)行。假如在兩異步時(shí)鐘信號間進(jìn)行任意轉(zhuǎn)換，時(shí)鐘偽信號會(huì)引起處理器的異常或不可預(yù)知的行為。而且，異步時(shí)鐘信號間的切換可導(dǎo)致當(dāng)前流水線級期間執(zhí)行的操作可能完成或可能未完成的情況。還是在此情形下，執(zhí)行完全的關(guān)閉程序，后跟上電程序，以保證時(shí)鐘得到正確加溫以穩(wěn)定的頻率來運(yùn)行。如果新時(shí)鐘信號的速率來自如石英晶振或諧振器的外部組件，這是尤其需要的。若如此，緊接著的從第一時(shí)鐘信號向快得多的時(shí)鐘信號的切換會(huì)導(dǎo)致異常行為。更具體地說，如果外部時(shí)鐘未加溫(或難以到達(dá)穩(wěn)定狀態(tài))，可出現(xiàn)有不穩(wěn)定幅頻行為的不規(guī)則時(shí)鐘脈沖(也稱為蠕動(dòng)脈沖)。蠕動(dòng)脈沖有與時(shí)鐘偽信號一樣的作用，例如，可將微處理器置于未知狀態(tài)。通過執(zhí)行給時(shí)鐘加溫時(shí)間的上電程序，就可避免這樣的問題。在圖9中，第二時(shí)鐘信號并不快于第一時(shí)鐘信號，因此未特地顯示加溫時(shí)段。
于是，圖9說明執(zhí)行掉電操作以允許從一時(shí)鐘信號切換到第二同步時(shí)鐘信號。擴(kuò)展掉電和上電間的時(shí)間段以節(jié)電也是需要的，諸如CDMA系統(tǒng)中的尋呼時(shí)隙間。由此，在T1和T3之間經(jīng)過任意量的時(shí)間以允許睡眠模式。在睡眠模式期間，生成高頻時(shí)鐘信號(諸如時(shí)鐘信號260和262)的所有時(shí)鐘發(fā)生器較佳地置于低功率模式以再節(jié)電。例如，通過斷開與時(shí)鐘發(fā)生器有關(guān)的振蕩器電路內(nèi)的反饋信號路徑可實(shí)現(xiàn)低功率模式。照此在普通CDMA移動(dòng)臺內(nèi)將石英晶體振蕩器置于低功率模式可節(jié)省大約4.5mA電。一旦上電，必須使能或允許水晶振蕩器在所發(fā)生的時(shí)鐘施加于處理器前得到穩(wěn)定。提供加溫計(jì)時(shí)器對用來允許振蕩器穩(wěn)定的加溫時(shí)段計(jì)時(shí)。實(shí)際睡眠時(shí)段較佳地由低頻、低功率時(shí)鐘信號發(fā)生器計(jì)時(shí)。
圖10A-C是說明圖6的示例掉電控制器和時(shí)鐘控制單元的相關(guān)電路組件的電路示意圖。標(biāo)號300標(biāo)識的組件涉及掉電操作的控制。標(biāo)號302標(biāo)識的組件涉及上電操作并特別包括用來允許處理器加溫到新時(shí)鐘信號速率的加溫計(jì)時(shí)器。標(biāo)號304標(biāo)識的組件涉及從一時(shí)鐘信號切換到另一同步時(shí)鐘信號。圖11是給出由圖10A-C的電路使用的用來切換從4分頻信號至1分頻信號的用于處理器的信號的特定信號的時(shí)序圖。圖12是說明結(jié)合圖10A-C的電路使用的特定信號首先通過將時(shí)鐘信號從處理器掉開來掉電和后續(xù)對處理器上電的時(shí)序圖。圖13是說明結(jié)合圖10A-C的電路使用的特定信號復(fù)位后的時(shí)序圖。如上所述，執(zhí)行掉電和后續(xù)對處理器上電的程序以節(jié)電是通過在不需要電的時(shí)段期間去激活處理器實(shí)現(xiàn)的。而且，使用該程序從第一時(shí)鐘信號切換到與第一時(shí)鐘信號異步的第二時(shí)鐘信號。在圖12的特殊舉例中，提供上電和掉電只是為節(jié)電且施加于處理器的時(shí)鐘信號的時(shí)鐘速率上電后與掉電前相同。在施加于處理器的時(shí)鐘信號是在異步時(shí)鐘信號間切換的情況下，掉電前的時(shí)鐘信號與上電后的時(shí)鐘信號異步。
現(xiàn)提供關(guān)于用于向處理器(稱為ARM)切換的時(shí)鐘速率的圖11中所說明的特定信號的有關(guān)細(xì)節(jié)。向處理器切換時(shí)鐘速率是通過uP-CLK-CTL2寄存器的寫入比特[2∶0]執(zhí)行的。寫入該寄存器在MCLK的低階段(階段1)停止MCLK輸入至ARM。切換時(shí)鐘速率并隨后使能對ARM的MCLK。這樣，提供一種離合切換(clutch-and-shift)機(jī)制。寫入uP-CLK-CTL2寄存器后，禁止對ARM的時(shí)鐘，切換速率并隨后使能時(shí)鐘。
信號描述sel-up-clk-ctl2這是寫至uP-CLK-CTL2寄存器的phi2半鎖存解碼。
sel-up-clk-ctl2-ff在時(shí)鐘源的上升沿對sel-up-clk-ctl2采樣以產(chǎn)生sel-up-clk-ctl2-ff。該信號用來切換時(shí)鐘速率選擇復(fù)用器(圖10C的306)。
res-mclk-en-fall在時(shí)鐘源的下降沿對sel-up-clk-ctl2-ff采樣產(chǎn)生res-mclk-en-fall。該信號用來在sel-up-clk-ctl2-ff已切換時(shí)鐘速率選擇后去除插入的res-mclk-en-。
sel-up-clk-ctl2-lat這是sel-up-clk-ctl2的延遲版，用來插入res-mclk-en-(禁止對ARM的MCLK)。不用sel-up-clk-ctl2做這些，因?yàn)樵陉P(guān)閉MCLK前寫至uP-CLK-CTL2應(yīng)已完成(clkctl2-cal得到寫入的數(shù)據(jù)值)。
switch-mclk-rate該信號插入在sel-up-clk-ctl2-ff的下降沿檢測且其持續(xù)時(shí)間是一時(shí)鐘源周期。該信號用于改變已復(fù)用了新uP-CLK-CTL2數(shù)值的時(shí)鐘速率。
set-mclk-en在時(shí)鐘源的下降沿對switch-mclk-rate采樣以產(chǎn)生該信號。用來使能對ARM的MCLK。
res-mclk-en這是在sel-up-clk-ctl2的下降沿后插入的，用來禁止對ARM的MCLK。
res-cntr-clkctl2switch-mclk-rate和set-mclk-en的“或”操作以生res-cntr-clkctl2。它用來在時(shí)鐘速率切換期間復(fù)位按n分頻的計(jì)數(shù)器?；蛘撸究捎胹witch-mclk-rate復(fù)位計(jì)數(shù)器，但安全起見，用set-mclk-en用于提供適用于按n分頻電路的較長復(fù)位脈沖。這就保證了在切換速率期間無時(shí)鐘，且只有在速率得到可靠切換之后才能使能時(shí)鐘。
復(fù)位的產(chǎn)生resin-n插入后，BnRES變低。信號schmitt-out選作電路的時(shí)鐘源。在復(fù)位時(shí)，保持6比特async-ff計(jì)數(shù)器，“與”門(G1)在mclk-src上輸出schmitt-out。此時(shí)，史密特觸發(fā)輸出可能不穩(wěn)定，但這在插入BnRES時(shí)不影響微處理器。當(dāng)resin-n去插入時(shí)，BnRES在BCLK_phi2上的兩或三周期后變高?，F(xiàn)在，BCLK_phi2的上升沿是schmitt-out的下降沿的結(jié)果。因此，當(dāng)BnRES去插入時(shí)保證schmitt-out為低，從而保證G1上的無偽信號轉(zhuǎn)換。6比特async-ff計(jì)數(shù)器開始產(chǎn)生分頻的時(shí)鐘，6∶1復(fù)用器在mclk-src上選擇按2分頻的時(shí)鐘。這在圖13中也是已知的。
操作發(fā)出變位后，mclk-src是振蕩器按2分頻且mclk-en高。寫至uP-CLK-CTL2寄存器后，sel-up-clk-ctl2是phi2信號。在時(shí)鐘源的下一上升沿插入sel-up-clk-ctl2-ff。這使res-mclk-en-fall在時(shí)鐘源的下一下降沿上變高。
寫完成是phi2信號且去除插入sel-up-clk-ctl2。
這引起插入sel-up-clk-ctl2-lat。
Clkctl2-val得到寫至uP-CLK-CTL2的數(shù)值，這是要切換到的新時(shí)鐘速率。
插入res-mclk-en，這使mclk-en變低。mclk-src現(xiàn)因此保持為低，因而關(guān)閉對ARM的MCLK。由于這發(fā)生于phi2期間，當(dāng)mclk-en關(guān)閉mclk-src時(shí)，保證mclk-src為低。
在時(shí)鐘源的下一上升沿，去除插入sel-up-clk-ctl2-ff。switch-mclk-rate變高，mclk-rate-sel得到寫至uP-CLK-CTL2的數(shù)值。時(shí)鐘速率現(xiàn)在切換，此時(shí)，由于mclk-en保持為低，mclk-src未看見切換導(dǎo)致的偽信號。此時(shí)也用res-cntr-clkctl2復(fù)位按n分頻(6比特async-ff計(jì)數(shù)器)電路。
在時(shí)鐘源的下一下降沿，去除插入res-mclk-en-fall。這使res-mclk-en變低。此時(shí)set-mclk-en變高，因之mclk-en變高。繼續(xù)插入switch-mclk-rate時(shí)，按n分頻電路仍保持在復(fù)位中。
在時(shí)鐘源的下一上升沿，去除插入switch-clk-rate。
在時(shí)鐘源的下一下降沿，去除插入set-mclk-en，這使res-cntr-clkctl2去除插入，按n分割電路開始計(jì)數(shù)。至止clk-ctl2-val是穩(wěn)定的，新時(shí)鐘速率可用于mclk-src上。
適用于BCLK的2階段發(fā)生器曾生成mclk-src的兩階段，在phi2期間，去除插入sel-up-clk-ctl2-lat，從而完成時(shí)鐘切換機(jī)制。
圖10A-C的電路也允許四種不同的源作為時(shí)鐘源。這些是由uP-CLK-CTL1寄存器的寫至比特[5∶4]后續(xù)掉電操作選擇的。一旦從掉電中恢復(fù)，新時(shí)鐘源用作是uP-CLK-CTL2寄存器的比特規(guī)定的速率的時(shí)鐘源。
掉電操作由uP-CLK-CTL1寄存器的比特0控制。進(jìn)入掉電模式是向該比特的連續(xù)兩次寫(1后續(xù)0)的結(jié)果。從掉電恢復(fù)是nIRQ或nFIQ上的不屏蔽中斷的結(jié)果。中斷后加溫計(jì)時(shí)器開始倒計(jì)數(shù)，計(jì)數(shù)器持續(xù)時(shí)間由uP-CLK-CTL1的比特[3∶1]規(guī)定。
pd-en這是uP-CLK-CTL1的寫至比特0的解碼，用來進(jìn)入掉電和從掉電恢復(fù)。
up-osc-en在掉電期間，up-osc-en低，用來禁止振蕩器。一旦有中斷插入，up-osc-en進(jìn)行0到1的轉(zhuǎn)換，這用來使能振蕩器和加溫計(jì)時(shí)器。
osc-ok用來表示何時(shí)振蕩器得到加溫并準(zhǔn)備好由ARM使用。是slpctl-clk信號。
osc-ok-delay這是osc-ok的單周期延遲版。
osc-ok-syncosc-ok-delay與時(shí)鐘源同步便是osc-ok-sync。
outof-pd-en這用來控制中斷插入后的電路的復(fù)蘇操作。
wutimer-done這表示加溫計(jì)時(shí)器的失效。
res-cntr-pd這用來在加溫計(jì)時(shí)器失效后復(fù)位按n分頻的計(jì)數(shù)器電路，以允許對ARM的無偽信號mclk-src。
下面給出圖12所示的用于執(zhí)行掉電操作及后續(xù)上電操作的特定信號的細(xì)節(jié)BnRES斷言和去除插入后，pd-en低。Up-osc-en高，使能振蕩器。
寫入uP-CLK-CTL1后產(chǎn)生結(jié)果如下pe-en變高，這使up-osc-en變低。關(guān)閉振蕩器，如果voc-osc-en也低。
osc-ok-sync變低并關(guān)閉mclk-src。當(dāng)mclk-src在低階段并因而無偽信號時(shí)，出現(xiàn)該mclk-src關(guān)閉。
osc-ok因up-osc-en低而在slpctl-clk-phil上變低。在下一slpctl-clk-phil上，osc-ok-delay變低。由于osc-ok、osc-ok-delay、osc-ok-sync基本上相同，由pd-en復(fù)位時(shí)鐘源同步器鏈中的全部async-ff。因而，osc-ok、osc-ok-delay、osc-ok-sync有相同的行為，盡管osc-ok-sync在osc-ok和osc-ok-delay進(jìn)行1到0的轉(zhuǎn)換(因?yàn)閛sc-ok和osc-ok-delay是slpctl-clk信號)前變低。
在掉電中保持著振蕩器，直到不屏蔽中斷出現(xiàn)。中斷插入使pd-en變低。我們得保證如果中斷在osc-ok-delay變低前插入，它在osc-ok-delay進(jìn)行1到0的轉(zhuǎn)換后才改變pd-en。這是需要的，因?yàn)槿绻趏sc-ok-delay變低前pd-en變低，會(huì)出現(xiàn)osc-ok-sync上的未知值(因?yàn)闀r(shí)鐘源同步器鏈上的復(fù)位項(xiàng)是pd-en)。為實(shí)現(xiàn)這一點(diǎn)，使用out of-pd-en。中斷插入之前，out of-pd-en低，因?yàn)椴迦肓薬sync-ff上的復(fù)位項(xiàng)。當(dāng)中斷插入時(shí)，有兩種可能情況osc-ok-delay低在此情況，插入async-ff的設(shè)置項(xiàng)，因?yàn)閛sc-ok-delay低。但是outof-pd-en低，因?yàn)橐膊迦肓藦?fù)位項(xiàng)且復(fù)位控制了整個(gè)async-ff集?，F(xiàn)在，中斷插入使async-ff上的復(fù)位項(xiàng)去除插入。outof-pd-en變高，因?yàn)樵O(shè)置項(xiàng)控制著async-ff。結(jié)果，pd-en變低。
osc-ok-delay高在此情況，不插入async-ff的設(shè)置項(xiàng)。outof-pd-en低，且當(dāng)中斷插入時(shí)也去除插入設(shè)置項(xiàng)。outof-pd-en低到osc-ok-delay進(jìn)行1到0的轉(zhuǎn)換(設(shè)置使outof-pd-en變高的async-ff)。結(jié)果，pd-en變低。
up-osc-en因pd-en低而變高。然后與slpctl-clk和檢測到的上升沿同步以產(chǎn)生加溫計(jì)時(shí)器的下載信號。加溫計(jì)時(shí)器開始倒計(jì)時(shí)，其持續(xù)時(shí)間是寫至uP-CLK-CTL2的比特[3∶1]的值。
當(dāng)計(jì)時(shí)器數(shù)值到0x1時(shí)，檢測到加溫持續(xù)時(shí)間的結(jié)束。此時(shí)，插入wutimer-done。這使osc-ok和osc-ok-delay插入。osc-ok-delay與時(shí)鐘源同步，同步版是檢測到用來在時(shí)鐘源的下降沿產(chǎn)生res-cntr-pd的上升沿。這使按n分頻計(jì)時(shí)器就在mclk-src使能前得到復(fù)位，從而消除使能過程期間mclk-src上的偽信號。
在時(shí)鐘源的下一上升沿，osc-ok-sync變高且mclk-src現(xiàn)在使能。仍插入res-cntr-pd。
在時(shí)鐘源的下一下降沿，去除插入res-cntr-pd且相應(yīng)按n分頻時(shí)鐘在mclk-src使能。
中斷在上電后由中斷服務(wù)程序清除。這將去除插入outof-pd-en并完成掉電和加溫序列。
已描述將時(shí)鐘信號用于RISC處理器(此類處理器中，推遲操作僅需將時(shí)鐘信號與處理器斷開隨后重新連接來實(shí)現(xiàn))的各種方法和裝置。發(fā)明原理也適用于其他系統(tǒng)。此處所述示例實(shí)施例只是說明本發(fā)明而非限制本發(fā)明的范圍，應(yīng)按以下權(quán)利要求理解本發(fā)明的范圍。
權(quán)利要求
1.一種通過使用外圍電路將時(shí)鐘信號從處理器斷開而使流水線處理器不工作的方法，所述方法包括的步驟有通過控制處理器執(zhí)行將處理器外部預(yù)定設(shè)備置于預(yù)定狀態(tài)中的指令啟動(dòng)掉電操作，所述指令用于外部設(shè)備只是掉電操作的部分；用外圍電路檢測置于預(yù)定狀態(tài)的外部設(shè)備，并且，作為響應(yīng)，在處理器于處理器的當(dāng)前流水線級期間執(zhí)行的操作完成后而在處理器的后續(xù)流水線階段的操作啟動(dòng)前，用外圍電路將時(shí)鐘信號從處理器斷開。
2.如權(quán)利要求1所述的方法，其特征在于，外圍設(shè)備等到時(shí)鐘信號在將時(shí)鐘信號從處理器斷開前已轉(zhuǎn)換到低狀態(tài)。
3.如權(quán)利要求2所述的方法，其特征在于，處理器配置成響應(yīng)于等待信號的插入來推遲操作及至少到時(shí)鐘信號到達(dá)低狀態(tài)時(shí)外圍電路在當(dāng)前流水線階段期間插入等待信號。
4.如權(quán)利要求1所述的方法，其特征在于，預(yù)定指令是承載操作而外部設(shè)備是預(yù)定存儲寄存器。
5.如權(quán)利要求4所述的方法，其特征在于，存儲寄存器存儲單個(gè)比特，承載操作在該比特中存儲一邏輯1再存儲一邏輯0。
6.如權(quán)利要求1所述的方法，其特征在于，還包括通過在完成睡眠期后時(shí)鐘信號重新連接于處理器而隨后重新使處理器工作的步驟。
7.如權(quán)利要求6所述的方法，其特征在于，在完成睡眠期后時(shí)鐘信號重新連接處理器的步驟包括在時(shí)鐘信號重新連接時(shí)間之前重新使時(shí)鐘信號工作以允許產(chǎn)生時(shí)鐘信號的設(shè)備在時(shí)鐘信號的重新連接之前加溫從而使一旦重新連接到處理器時(shí)鐘信號便穩(wěn)定這樣一個(gè)步驟。
8.如權(quán)利要求7所述的方法，其特征在于，重新連接時(shí)鐘信號的步驟是在時(shí)鐘信號處于非有效狀態(tài)中時(shí)完成的。
9.一種通過將時(shí)鐘信號從處理器斷開而使流水線處理器不工作的系統(tǒng)，所述系統(tǒng)包括提供時(shí)鐘信號的裝置；在處理器外部的存儲狀態(tài)指示的裝置；執(zhí)行使用處理器將存儲裝置置于預(yù)定狀態(tài)中的指令的裝置，所述指令用于存儲裝置只是掉電操作的部分；檢測置于預(yù)定狀態(tài)的存儲裝置，并且，作為響應(yīng)，在處理器于處理器的當(dāng)前流水線級期間執(zhí)行的操作完成后而在處理器的后續(xù)流水線級的操作啟動(dòng)前將時(shí)鐘信號從處理器斷開的處理器外部的設(shè)備。
10.一種通過將時(shí)鐘信號從處理器斷開而使流水線處理器不工作的系統(tǒng)，所述系統(tǒng)包括處理器外部產(chǎn)生時(shí)鐘信號的時(shí)鐘發(fā)生器；處理器外部的存儲寄存器；執(zhí)行將所述寄存器置于預(yù)定狀態(tài)中的指令的處理器，所述指令用于寄存器只是掉電操作的部分；檢測置于預(yù)定狀態(tài)的寄存器，并且，作為響應(yīng)，在處理器于處理器的當(dāng)前流水線級期間執(zhí)行的操作完成后而在處理器的后續(xù)流水線級的操作啟動(dòng)前將時(shí)鐘發(fā)生器從處理器斷開的處理器外部的掉電控制器。
11.一種使用也接收時(shí)鐘信號的外圍電路在用于流水線處理器的同步時(shí)鐘信號間切換的方法，所述方法包括的步驟有將第一時(shí)鐘信號與處理器相連接；當(dāng)?shù)谝粫r(shí)鐘信號在非有效階段時(shí)推遲第一時(shí)鐘信號與處理器的連接；選擇與第一時(shí)鐘信號相關(guān)同步時(shí)第二時(shí)鐘信號；等待第二時(shí)鐘信號也在非有效階段；及將第二時(shí)鐘信號用于處理器。
12.如權(quán)利要求11所述的方法，其特征在于，第二時(shí)鐘信號是第一時(shí)鐘信號的分頻型式。
13.一種使用也接收時(shí)鐘信號的外圍電路在用于流水線處理器的同步時(shí)鐘信號間切換的系統(tǒng)，所述系統(tǒng)包括將第一時(shí)鐘信號與處理器相連接的裝置；當(dāng)?shù)谝粫r(shí)鐘信號在非有效階段時(shí)推遲第一時(shí)鐘信號與處理器連接的裝置；選擇與第一時(shí)鐘信號相關(guān)同步時(shí)第二時(shí)鐘信號的裝置；等待第二時(shí)鐘信號也在非有效階段的裝置；及將第二時(shí)鐘信號用于處理器的裝置。
14.一種使用也接收時(shí)鐘信號的外圍電路在用于流水線處理器的異步時(shí)鐘信號間切換的方法，所述方法包括的步驟有控制外圍電路將第一時(shí)鐘信號與處理器相連接；通過控制處理器執(zhí)行將處理器外部預(yù)定設(shè)備置于預(yù)定狀態(tài)中的指令啟動(dòng)掉電操作，所述指令用于外部設(shè)備只是掉電操作的部分；用外圍電路檢測置于預(yù)定狀態(tài)的外部設(shè)備，并且，作為響應(yīng)，在處理器于處理器的當(dāng)前流水線級期間執(zhí)行的操作完成后而在處理器的后續(xù)流水線級的操作啟動(dòng)前，用外圍電路將時(shí)鐘信號從處理器斷開；及控制外圍電路等到第二時(shí)鐘信號在非有效階段然后將第二時(shí)鐘信號用于處理器。
15.如權(quán)利要求14所述的方法，其特征在于，控制外圍電路等到第二時(shí)鐘信號在非有效階段然后將將第二時(shí)鐘信號用于處理器的步驟包括的步驟有檢測中斷信號；使加溫計(jì)時(shí)器工作；一旦完成加溫時(shí)段并且在第二時(shí)鐘信號的非有效階段期間將第二時(shí)鐘信號用于處理器。
16.一種使用也接收時(shí)鐘信號的外圍電路在用于流水線處理器的異步時(shí)鐘信號間切換的系統(tǒng)，所述系統(tǒng)包括將第一時(shí)鐘信號與處理器相連接的裝置；處理器外部的存儲狀態(tài)指示的裝置；執(zhí)行使用處理器將存儲裝置置于預(yù)定狀態(tài)中的指令的裝置，所述指令用于存儲裝置只是掉電操作的部分；檢測置于預(yù)定狀態(tài)的存儲裝置，并且，作為響應(yīng)，在處理器于處理器的當(dāng)前流水線級期間執(zhí)行的操作完成后而在處理器的后續(xù)流水線級的操作啟動(dòng)前將時(shí)鐘信號從處理器斷開的處理器外部的設(shè)備；控制外圍電路等到第二時(shí)鐘信號在非有效階段然后將第二時(shí)鐘信號用于處理器的裝置。
全文摘要
提供了將時(shí)鐘信號應(yīng)用于諸如蜂窩電話的移動(dòng)用戶臺內(nèi)所用的流水線精簡指令集計(jì)算(RISC)處理器的技術(shù)。本文所提供的專門技術(shù)適當(dāng)于通過確保斷電前處理器當(dāng)前流水線各級的完成，在提供處理器和外圍組件之間同步的同時(shí)，使RISC處理器斷電。在避免由RISC處理器內(nèi)不可預(yù)測的性能所產(chǎn)生的同步偽信號時(shí)，使用其它專門技術(shù)來實(shí)現(xiàn)在同步或異步時(shí)鐘信號間轉(zhuǎn)換。描述所述技術(shù)的方法和設(shè)備的實(shí)施例。
文檔編號G06F1/32GK1502072SQ01822675
公開日2004年6月2日 申請日期2001年2月7日 優(yōu)先權(quán)日2001年2月7日
發(fā)明者S·汗, S 汗, N·K·俞, 俞, D·W·哈斯庫尼, 哈斯庫尼, R·富克斯, 慫, 5, D·斯塔福德, R·達(dá)萬 申請人:高通股份有限公司