專利名稱：多存儲庫dimm中實現(xiàn)的每個周期內(nèi)的多重訪問的制作方法
本申請要求獲得申請日為99年6月22日、申請?zhí)枮?0/141,219以及申請日為99年5月17日、申請?zhí)枮?0/134,511的在先臨時申請的優(yōu)先權。
與現(xiàn)有技術有關的說明術語本說明書中使用了以下術語DIMM＝雙直列存儲器模塊SDRAM＝同步動態(tài)隨機存儲器DDR＝雙數(shù)據(jù)速率，數(shù)據(jù)比特寬度等于時鐘頻率的二分之一。在基本時鐘的一個周期內(nèi)使用兩比特數(shù)據(jù)，見

圖1B。
DBR＝雙總線速率SDR＝單總線速率DBF＝數(shù)據(jù)比特頻率。每條引線每秒的比特數(shù)，稱為xx比特/秒/引線DR＝數(shù)據(jù)速率。數(shù)據(jù)比特寬度等于一個基本時鐘周期，見圖1A。
定義雙總線速率(DBR)為了達到說明的目的，在本文中使用了術語DBRTM(雙總線速率)。雙總線速率的意思是進出總線系統(tǒng)的數(shù)據(jù)速率為與總線連接的各單獨芯片在其運行時鐘頻率上傳送數(shù)據(jù)時的數(shù)據(jù)速率的兩倍?，F(xiàn)有技術目前，對提高存儲器子系統(tǒng)中的吞吐量的期望要求存儲器件高速運行。也就是說，按照確定的基本頻率運行的單數(shù)據(jù)速率型SDR存儲器芯片將產(chǎn)生一個基本頻率周期的數(shù)據(jù)速率DR。100MHz的DR意味著各個數(shù)據(jù)比特的寬度等于100MHz頻率的一個周期，也就是10納秒。從DRAM芯片輸出的數(shù)據(jù)比特脈寬為基本時鐘的一個周期。因此，如圖1A所示，當基本時鐘為100MHz時，在1和0之間變化的任何數(shù)據(jù)比特的實際頻率[MPW1]為50MHz。
與當前使用的存儲器芯片封裝結構有關的是，為了滿足一個所需的數(shù)據(jù)總線(DATA BUS)寬度，多組諸如SDRAM的存儲器芯片被在一個印刷電路板上組裝在一起。(最小的總線寬度是從一組中只有一個SDRAM芯片傳送出的實際比特數(shù))。這些板被以多種形式構成，如SIMM、DIMM、SODIMM、RIMM等。但是，為了簡單起見，以下將用術語DIMM來代表其中任意一種或者所有這些不同的類型。
現(xiàn)有的168線DIMM模塊(該設計應用于具有任何其它引線數(shù)的任何DIMM，或者任何具有其它名稱的其它封裝)使用了(由JEDEC1協(xié)會定義)72數(shù)據(jù)比特總線、控制線、地址線、電源以及時鐘。由JEDEC標準定義的現(xiàn)行模塊至多可容納兩庫或兩行SDRAM芯片。根據(jù)系統(tǒng)架構的不同，也可以采用其它的存儲庫結構。對存儲庫的選擇是由一個選片(CS)線或者由選片線與其它控制線的組合來控制的。DIMM模塊或是一個寄存器結構，或是一個非寄存器結構。在寄存器結構中，在所有地址和控制線提供給待被選擇進行操作的器件之前被首先鎖存入一個寄存器。而在非寄存器[MPW2]結構中，地址和控制線被直接從DIMM的輸入連接器連接到其它器件。上述任何一種結構都可含有一個用于時鐘同步的鎖相環(huán)(PLL)，或者也可利用系統(tǒng)提供給DIMM的時鐘。如圖1A所示，在存儲器芯片的基本工作頻率為100MHz時鐘的頻率時，所述模塊只能產(chǎn)生100MHz的最大DR。如果將時鐘頻率提高至133MHz，并且使DIMM上的SDRAM器件在133MHz下工作，則最大DR可增加至133MHz。為了達到200MHz的DR，SDRAM芯片必須在200MHz的基本頻率下工作。要使SDRAM芯片能在較高頻率下工作，就需要開發(fā)資金、時間并且還需要提高硅晶速度以及其處理工藝。密度和速度是相互影響的。當密度增加時，速度只會下降，因為需要多級互聯(lián)以實現(xiàn)電路，所以會給電路路徑引入更多的延遲。另外，在硅晶中實現(xiàn)高速和高密度已經(jīng)越來越難，在某些情況下甚至是不可能的。
在對采用100MHz時鐘頻率工作的SDRAM器件的DIMM[MPW3]的現(xiàn)有設計中，利用普通印刷電路板(PCB)的物理特性和線寬[MPW3]可以容易地實現(xiàn)設計。因此，利用現(xiàn)有技術很容易設計出一個具有100MHz基本時鐘頻率的DIMM存儲器模塊。而當人們試圖制造出以200MHz時鐘頻率工作的器件時，就會出現(xiàn)問題。
現(xiàn)在參考圖2，從其中可以看出，兩個相同的存儲器芯片100、102在其時鐘輸入端A和時鐘輸入端B上受到了同一個100MHz時鐘的控制。芯片A的單比特輸出端與芯片B的相應輸出端107相連。在任何給定的時間內(nèi)只有一個芯片被允許工作，而其它芯片則被輸出端106和107上的內(nèi)部芯片電路的高阻抗隔離起來。芯片A的選片(CS)輸入端120允許芯片A訪問數(shù)據(jù)，相應的輸入端121則可同樣用于芯片B。這種架構是利用現(xiàn)有技術制造DIMM模塊的基礎。
上述兩個芯片都以同樣的時鐘工作。引線D102、107上的數(shù)據(jù)比特來自芯片A或者芯片B?，F(xiàn)在參考圖2B，芯片A的輸入引線104和芯片B的輸入引線105上出現(xiàn)的時鐘具有100MHz的頻率。一個典型的時鐘周期從具有正向信號的t1開始并且在10納秒后的t2結束。如圖2C所示，典型的數(shù)據(jù)信號與數(shù)據(jù)信號同步，因此數(shù)據(jù)“1”的狀態(tài)從t1開始并在t2結束，而后面的數(shù)據(jù)“0”則從t2開始并在t3結束。應該注意的是，可由該系統(tǒng)處理的最高帶寬數(shù)據(jù)信號是一個在1和0之間交替變化的信號。仍然參考圖2C，從其中可以看出，雖然以每秒比特數(shù)計量的數(shù)據(jù)速率與時鐘頻率一致，但這種數(shù)據(jù)信號的頻率為時鐘頻率的二分之一。
作為結果，采用現(xiàn)有技術的系統(tǒng)中向存儲器總線傳送的最高數(shù)據(jù)傳送速率DR與存儲器芯片A或B的設計數(shù)據(jù)傳送速率是相等的。
JEDEC小組已開發(fā)出了一種架構，在這種架構中，一比特數(shù)據(jù)的有效寬度等于基本時鐘頻率的二分之一。這個方案被稱為DDR(雙數(shù)據(jù)速率)技術。利用這種SDRAM器件設計出的DIMM被稱為是DDRDIMM。雖然這種DDR存儲器已經(jīng)存在，但它們需要存儲器芯片在兩倍的時鐘頻率下工作。這種高速存儲器芯片的制造成本高并且難以制造。
現(xiàn)在參考圖1A至1C，其中示出了本文中所述的各種信號的速率。首先參考圖1A和圖1B，前者示出了一個100MHz時鐘的波形，后者則示出了現(xiàn)有技術的DIMM中的一個典型數(shù)據(jù)總線信號(為了便于說明，圖中只示出了一個比特)。各個數(shù)據(jù)比特與時鐘信號的正向沿t1同步開始。這個波形是典型的采用現(xiàn)有技術的SDR結構。
作為對比，現(xiàn)有技術中的DDR數(shù)據(jù)總線以SDR速率的兩倍進行工作?，F(xiàn)在參考圖1C，DDR數(shù)據(jù)信號的各個數(shù)據(jù)比特或者從時鐘信號的正向沿t1開始，或者從時鐘信號的反向沿t1開始。
目前，所采用的器件包含100MHz基本時鐘頻率和DDR型100MHz數(shù)據(jù)比特頻率。為了達到說明的目的，這類器件被稱為SDRAMDDR器件(100，100)。本發(fā)明將揭示出一種能夠利用SDRAM芯片(100，100)產(chǎn)生400MHz DR和200MHz數(shù)據(jù)比特頻率的系統(tǒng)。該系統(tǒng)被稱為雙數(shù)據(jù)速率/雙總線速率(DDR/DBR)系統(tǒng)。
利用本發(fā)明所述的技術，可以在采用100MHz時鐘頻率的數(shù)據(jù)總線上產(chǎn)生400MHz的DR或200MHz的DBF。作為對比，在采用現(xiàn)有技術的情況下，利用現(xiàn)有SDRAM器件所能夠實現(xiàn)的最快速度也只是SDRAM器件自身的速度。但是，通過采用本發(fā)明所述的技術，就可使現(xiàn)有的SDRAM(無論是SDR還是DDR)能夠在數(shù)據(jù)總線上產(chǎn)生雙倍的器件DR。見圖1C至1F。
根據(jù)本發(fā)明的一個方面，一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)包括含有數(shù)據(jù)線的第一列存儲器庫；含有數(shù)據(jù)線的第二列存儲器庫；以及含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；另外，所述系統(tǒng)還包括一個第一開關裝置，用于在各個所述周期開始時將所述第一存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且持續(xù)p/2時間；以及一個第二開關裝置，用于在各個所述周期開始后的p/2時刻將所述第二存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且持續(xù)后面的p/2時間；根據(jù)本發(fā)明的第二個方面，所述計算機存儲器系統(tǒng)還包括一個相對于時鐘信號具有180度相差的延遲時鐘信號，并且所述第二開關裝置與所述延遲時鐘信號同步工作。
根據(jù)本發(fā)明的第三個方面，該系統(tǒng)包括一個主板，用于產(chǎn)生所述延遲時鐘信號的裝置、第一存儲器庫、第二存儲器庫、第一開關裝置以及第二開關裝置都位于該主板之上。
根據(jù)本發(fā)明的第四個方面，該系統(tǒng)包括一個或多個DIMM板，并且用于產(chǎn)生所述延遲時鐘信號的裝置、第一存儲器庫、第二存儲器庫、第一開關裝置以及第二開關裝置都位于該板之上。
根據(jù)本發(fā)明第五個方面，所述第一開關裝置包括第一FET開關，所述第二開關裝置包括第二FET開關。
根據(jù)本發(fā)明第六個方面，所述第一FET開關包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第一存儲器庫的數(shù)據(jù)線連接的第二端。另外，所述第二FET開關包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第二存儲器庫的數(shù)據(jù)線連接的第二端。
根據(jù)本發(fā)明第七個方面，所述第一開關裝置包括在第一存儲器芯片上工作的第一數(shù)據(jù)使能信號，所述第二開關裝置包括在第二存儲器芯片上工作的第二數(shù)據(jù)使能信號。
根據(jù)本發(fā)明第八個方面，該系統(tǒng)還包括一個電路，該電路含有一個輸入端和一個輸出端，其輸入端與時鐘信號相連，其輸出端與所述延遲時鐘信號相連，該電路從由線長延遲電路、非對稱輸出驅動延遲電路、級聯(lián)PLL延遲電路、非對稱輸出PLL延遲電路、外部PLL延遲電路、無源元件延遲電路以及可編程延遲線組成的一組電路中選擇出來。
根據(jù)本發(fā)明第九個方面，一種含有數(shù)據(jù)總線的計算機存儲器系統(tǒng)包括含有數(shù)據(jù)線的第一存儲器庫、含有數(shù)據(jù)線的第二存儲器庫、以及含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p。另外，所述系統(tǒng)還包括第一開關裝置，用于在各個所述周期開始時將所述第一存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且持續(xù)p/4時間，然后在各個所述周期開始之后的p/2時刻再次啟動，并且持續(xù)p/4時間。另外，所述系統(tǒng)還包括第二開關裝置，用于在各個所述周期開始后的p/4時刻將所述第二存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且持續(xù)p/4時間，然后在各個所述周期開始之后的3p/4時刻再次啟動，并且持續(xù)p/4時間。
圖8中描繪了一個采用現(xiàn)有的DIMM作為存儲器庫的實施例。
參考圖3A，存儲器芯片A100和B102被允許操作并且被允許按照它們各自的時鐘，時鐘A104和時鐘B106(它們都工作于100MHz的頻率)，進行工作。本例中，時鐘B相對于另一時鐘被移動或延遲了二分之一個周期，如圖3C所示。在各個數(shù)據(jù)比特的輸出端上串聯(lián)插入了一個FET開關。FET開關A110對應于存儲器芯片A，F(xiàn)ET開關B111對應于存儲器芯片B。存儲器芯片A的輸出端108與FET開關A110的輸入端相連。FET開關A受到使能信號A112的控制。類似地，存儲器芯片B的輸出由FET開關B113進行切換。FET開關A116的輸出端與FET開關B114的輸出端相連。在本優(yōu)選實施例中，兩個輸出都與DIMM的一個連接器相連，該連接器可以是寬數(shù)據(jù)總線的一部分。
當FET開關被允許操作時，通過該開關的數(shù)據(jù)路徑將對信號帶來非常微小的延遲。而當開關被禁止時，數(shù)據(jù)路徑將呈高阻抗以使信號不能通過。在以下的例子中，數(shù)據(jù)總線上的數(shù)據(jù)流被顯示在圖3B中。圖3C所示的時鐘具有一個周期p，它等于t3-t1?，F(xiàn)在參考圖3D，其中顯示了FET開關A的輸出信號，從該圖中可以看出，當FET開關A110在t1上被激活并被允許保持激活狀態(tài)半個周期直到t2為止然后被關閉直到t3為止時，存儲器芯片A的輸出端只在半個周期內(nèi)被連接至數(shù)據(jù)總線114，116。接下來參考圖3F，其中顯示了FET開關B的輸出信號，在從t2開始的下半個周期，當FET開關B被激活并被允許保持激活狀態(tài)半個周期直到t3然后被關閉半個周期時，存儲器芯片B的輸出端只在另外半個周期內(nèi)被連接至數(shù)據(jù)總線114，116。隨著上述過程的持續(xù)進行，數(shù)據(jù)總線將在存儲器芯片A和B之間被交替連接，從而在每個時鐘周期p中產(chǎn)生兩個數(shù)據(jù)比特。這個結果符合DDR標準，即，總線上的數(shù)據(jù)速率為SDR系統(tǒng)標準下數(shù)據(jù)速率的兩倍。
雖然現(xiàn)有技術中的器件也能夠產(chǎn)生DDR輸出，而本發(fā)明揭示了一種可利用單數(shù)據(jù)速率存儲器芯片實現(xiàn)的DDR操作的方法。各個存儲器芯片持續(xù)以SDR速度工作，并在每個時鐘周期內(nèi)產(chǎn)生一個數(shù)據(jù)比特。但是，通過將存儲器芯片數(shù)據(jù)輸出的寬度減少至半個時鐘周期，就可以利用另外半個周期輸出來自第二存儲器芯片的數(shù)據(jù)。通過將采樣時間減少為相應存儲器芯片的實際數(shù)據(jù)時間的一半，F(xiàn)ET開關就可產(chǎn)生使存儲器芯片自身的帶寬加倍的效果。第二優(yōu)選實施例如果存儲器芯片A和B被設計成按照DDR速度工作，每個芯片都以與基本時鐘頻率相等的速率產(chǎn)生輸出數(shù)據(jù)，則通過利用一個時鐘給芯片B增加1/4周期，并且給用于使數(shù)據(jù)在數(shù)據(jù)總線上保持有效的FET開關也增加1/4個時鐘周期，就可以實現(xiàn)在一個時鐘周期內(nèi)有四個數(shù)據(jù)比特傳送至數(shù)據(jù)總線。本實施例中，F(xiàn)ET開關的輸出信號由圖1E和圖1F示出。
通過繼續(xù)參考圖3A來說明本發(fā)明中所用組件的互聯(lián)，就可使本實施例得到更好的理解?，F(xiàn)在參考圖1A，系統(tǒng)時鐘具有一個等于t2-t1的周期p，圖1D中示出了加載給芯片B的90度相移時鐘。圖1E描繪了存儲器芯片A輸出至數(shù)據(jù)總線114，116的數(shù)據(jù)。存儲器芯片A的輸出106與數(shù)據(jù)總線連接半個周期t12-t1，同時，存儲器芯片B的輸出107在t12時刻開始與數(shù)據(jù)總線相連，并且與存儲器芯片A的輸出一樣持續(xù)半個周期有效。
如圖1E所示，在下面對“四速”信號的說明中，間隔t2-t1將被稱為p(波形的周期)，并且直接跟隨在t1之后的間隔在圖中被標為“1”，用于表示信號的TRUE(真值)狀態(tài)，它被稱為δt。間隔t12-t1將被稱為p/2。當參考圖1F時也使用了這些標記。應該注意，圖1F所示的波形與圖1E所示的波形相類似，只是延遲了p/4的間隔。
各個數(shù)據(jù)比特有效寬度只適用于所需的接收數(shù)據(jù)的器件的建立和保持時間。隨著硅技術速度的提高，用于使數(shù)據(jù)比特有效的建立和保持時間也相應減小。因此，只利用部分數(shù)據(jù)比特的有效寬度不會影響操作的可靠性，而只會大大提高速度。
上述例子涉及了兩個存儲器器件。這些器件可被安裝在一個模塊或者一個主板上。存儲器芯片以外的其它器件也可采用本發(fā)明的技術，以達到增加數(shù)據(jù)總線帶寬而不增加器件的實際工作頻率的目的。如果在一個DIMM板上使用了多個存儲器器件，并且采用了圖3所示的FET開關連接以用于各個數(shù)據(jù)比特，則整個總線寬度將以一個寬的帶寬數(shù)據(jù)速率被執(zhí)行。
在DIMM上使用的整體結構也可被應用到一個主板上以取代DIMM板。諸如RAS(行地址選擇)、CAS(列地址選擇)、WE(寫使能)以及CS(片選)的控制線的組合通常[MPW5]被用于諸如存儲器芯片的器件的操作。通常，這些控制線上的信號是利用100MHz時鐘的上升沿進入器件中進行時鐘控制的。根據(jù)本發(fā)明的第一個優(yōu)選實施例所述，各個器件輸出端上的數(shù)據(jù)是與控制該器件的時鐘的上升沿有關的。[MPW6]如果來自一個SDRAM器件的數(shù)據(jù)比特被允許在10納秒寬度的一半時間內(nèi)在數(shù)據(jù)總線上保持有效，如圖1C所示，并且所述時間的另一半被用于來自另一個SDRAM器件的有效數(shù)據(jù)，則可以產(chǎn)生200MHz的數(shù)據(jù)速率DR。此舉可在以100MHz時鐘速率和100MHz數(shù)據(jù)速率工作的普通SDRAM器件上實現(xiàn)。
作為一個額外的可替換方法，可以利用一個FET來復用兩個存儲器模塊的輸出以取代采用兩個FET開關的做法。在這種結構中，F(xiàn)ET開關具有兩個輸入端，每個輸入端都與一個單獨的存儲器芯片輸出相連，該FET的輸出端與數(shù)據(jù)總線連接。不含有FET開關的可替換實施例在本發(fā)明的另一個可替換實施例中，存儲器芯片輸出的切換是由存儲器芯片自身完成的，而沒有使用FET開關。
本實施例中，兩個SDRAM存儲器芯片自身都具有與DIMM板連接器130相連的數(shù)據(jù)輸出引線，如圖4A所示。這種連接既可以在主板上也可以在DIMM上。
如圖4(C)所示，芯片B102擁有自己的時鐘，它相對于圖4B所示的基本時鐘移動了二分之一個周期。
在本實施例中，當被相應的輸出使能信號124、126允許操作時，各個SDRAM存儲器芯片都在其輸出引線106、107上使數(shù)據(jù)比特保持有效，而當不被激活時，它們將轉換至高阻抗狀態(tài)。這類器件被稱為是三態(tài)器件，其輸出可以是邏輯0、邏輯1以及高阻抗狀態(tài)。
現(xiàn)在參考圖4D，從其中可以看出，與存儲器芯片A101相對應的數(shù)據(jù)比特是在各個周期(t1和t3之間)的前半個周期內(nèi)有效的。另一方面，存儲器芯片B102是在各個周期的后半個周期內(nèi)有效的，即，t2與t3之間。
另外，根據(jù)一個附加的控制信號，各個存儲器芯片既可在時鐘周期前半個周期也可在其后半個周期內(nèi)被控制為有效。
在存儲器芯片是DDR芯片的情況下，兩個存儲器芯片的輸出在寬度上可被減少至四分之一周期，并且可被聚在一起以在圖1E和1F所示的前半個或后半個周期內(nèi)變?yōu)橛行А＿@種數(shù)據(jù)頻率的增加可在各個SDRAM芯片的內(nèi)部實現(xiàn)。SDRAM的輸出與數(shù)據(jù)總線的連接或者由SDRAM內(nèi)部電路控制，或者由一個外部輸出使能(OE)控制線控制。如圖4A所示，當兩個DDR器件如圖4A所示被連接在一起時，芯片將在一個基本時鐘周期內(nèi)產(chǎn)生四個數(shù)據(jù)比特，如圖5E所示。基本時鐘自身如圖5A所示，它所具有的一個周期等于t3-t1。
上述SDRAM芯片內(nèi)部結構可以是這樣的，即，它可以在內(nèi)部產(chǎn)生四個數(shù)據(jù)比特而不是利用外部控制和連接。圖5B所示的波形示出了未改進的從一個DDR芯片輸出的兩個數(shù)據(jù)比特，其中，第一數(shù)據(jù)比特位于t1和t2之間，第二數(shù)據(jù)比特位于t2和t3之間。圖5C所示的波形示出了改進后在四分之一個基本時鐘周期的寬度內(nèi)的兩個數(shù)據(jù)比特，其中，第一數(shù)據(jù)比特出現(xiàn)于t1和t12之間，第二數(shù)據(jù)比特出現(xiàn)于t12和t2之間。這些數(shù)據(jù)比特只在所述周期的前半段中有效。圖5D所示波形示出了兩個改進的DDR數(shù)據(jù)比特在基本時鐘周期的后半段(t2t3)有效。因此，當芯片被按照如圖4A所示連接起來時，并且存儲器芯片A101和存儲器芯片B102為DDR芯片時，它們產(chǎn)生的最終結果將是在一個基本時鐘周期內(nèi)產(chǎn)生4個數(shù)據(jù)比特，如圖4E所示。此舉對輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是可行的。
各個SDRAM存儲器芯片內(nèi)都有一個控制器，它含有一個數(shù)據(jù)接收器。當數(shù)據(jù)被傳送入該計數(shù)器中時，它一定是與基本系統(tǒng)時鐘同步的，如圖5A所示。為了實現(xiàn)對進入控制器的接收器的數(shù)據(jù)計時，可以采用多種辦法。如果具有圖5E所示波形的數(shù)據(jù)流被SDRAM產(chǎn)生，則SDRAM內(nèi)部可以產(chǎn)生具有相同波形的時鐘。這個時鐘可被各個SDRAM的所述控制器用來將數(shù)據(jù)鎖存入它們各自的寄存器以進行處理。
在分組技術中上述內(nèi)容還有更好的速度優(yōu)勢。通常，在含有兩個上述存儲器庫的系統(tǒng)中，第一存儲器庫是由構成第一庫的存儲器芯片陣列組成的，而第二存儲器庫則是由構成第二庫的存儲器芯片陣列組成的。但是，根據(jù)本發(fā)明所述，以下方法是有益處的，即，在一個襯底內(nèi)包含兩個這種存儲器芯片的電路，使其中一個電路用在第一庫中，并使另一個電路用在第二庫中，同時在兩個芯片的輸出之間進行切換以形成一個數(shù)據(jù)總線輸出。這種結構比現(xiàn)有技術具有更好的速度優(yōu)勢，因為第一和第二存儲器庫芯片之間的數(shù)據(jù)路徑的距離被大大縮小。不含有相位延遲時鐘的實施例在本發(fā)明的另一個優(yōu)選實施例中，存儲器庫A和B都是DDR存儲器。相同的時鐘信號被用于使存儲器庫A和存儲器庫B同步。
在各個周期的起始處，存儲器庫A產(chǎn)生一個第一內(nèi)部輸出，它在基本時鐘周期的p/4寬度內(nèi)保持有效，并且在所述周期開始后的p/2時刻產(chǎn)生第二內(nèi)部輸出，它持續(xù)p/4的寬度。存儲器庫B在所述周期開始后的p/4時刻開始，產(chǎn)生第三內(nèi)部輸出，它在基本時鐘周期的p/4寬度上保持有效，存儲器庫B還在所述周期開始后的3p/4時刻再產(chǎn)生一個第四內(nèi)部輸出，它也持續(xù)p/4的寬度。
在將這些內(nèi)部輸出輸出至數(shù)據(jù)總線之前，第一和第二內(nèi)部輸出被互換，并且第三和第四內(nèi)部輸出也被互換。結果，數(shù)據(jù)總線上的數(shù)據(jù)將在時鐘周期的前半個周期內(nèi)含有來自存儲器芯片A的數(shù)據(jù)比特，并且在時鐘周期的后半個周期內(nèi)含有來自存儲器芯片B的數(shù)據(jù)比特。對時鐘延遲產(chǎn)生的說明有多種方法可用于在按照本發(fā)明所述內(nèi)容使用的SDRAM器件或其它器件的內(nèi)部產(chǎn)生輔助時鐘。
像上面指出的那樣，根據(jù)特定實施例，供給存儲器模塊的主時鐘被相移或延遲了半個周期、180度，或者四分之一周期、90度。
為了進行高速運行，一種產(chǎn)生延遲時鐘信號的方法是在具有相同相位的多個輸出中使用一個時鐘驅動器或者鎖相環(huán)(PLL)，用以在最小容性負載的情況下驅動多個SDRAM芯片。圖6中示出了一個簡單的PLL140。
該PLL具有一個輸入端140和一個輸出端148，在PLL的輸出與負載(未示出)之間有一個固定的時間延遲dt1。一反饋信號146具有相同的時間延遲dt1。結果，輸出將被鎖相至負載上得到的信號。
非對稱驅動器被定義為具有一個輸入端，兩個或多個輸出端，其每個輸出端相對于輸入端都具有不同的相角或延遲。
PLL的一個變種是非對稱PLL，如圖7所示。該非對稱PLL含有輸入端152以及兩個單獨的輸出端156和158。與具有相同相位的多個輸出端的其它各種PLL不同的是，非對稱PLL的輸出端156和158之間具有相位延遲，它們可被用于驅動本發(fā)明所需的多個時鐘。
由于PLL的輸出與其輸入時鐘具有相位同步能力，所以任何PLL輸出都可被用作產(chǎn)生延遲的時鐘或移相的時鐘。為了產(chǎn)生一個延遲時鐘以用于驅動其輸出被用來驅動第二庫的SDRAM器件的第二PLL，可以采用兩種方法來產(chǎn)生一移相或延遲時鐘信號。
PLL的相移或延遲可通過多種方式產(chǎn)生。PLL可以含有一個PLL內(nèi)部延遲，從而使其輸出自動相對于輸入產(chǎn)生延遲。或者，也可以在兩個PLL電路之間串聯(lián)插入一個延遲線或電路，從而產(chǎn)生一個級聯(lián)的PLL延遲電路。
一種建議的方法是利用DIMM所產(chǎn)生的時鐘來驅動SDRAM的第一庫。如果要在DIMM上實現(xiàn)時鐘延遲，可以引入一個印刷線路長度以精確給出所需的延遲，進而產(chǎn)生一個被移相的時鐘。然后，這個移相的時鐘被用于驅動第二PLL。第二PLL的輸出是經(jīng)過延遲的時鐘，它用來驅動兩庫SDRAM中的第二庫。所需的線路長度可通過模擬、理論計算以及試湊法來確定。
如果經(jīng)延遲的時鐘是在一主板上產(chǎn)生，則DIMM也可使用位于該主板上的延遲時鐘來驅動位于DIMM之上的PLL。PLL的輸出將驅動庫中的SDRAM芯片。
產(chǎn)生第二相位延遲時鐘的其它方法包括使用延遲線芯片，它也可用于實現(xiàn)延遲時鐘所需的預定相移。另外，也可以采用無源和有源電路的組合來實現(xiàn)所需的相移，其中包括目前可以商用的可編程延遲線。由于這些器件和技術在本領域中是公知的，故此不再贅述。使用現(xiàn)有DIMM的系統(tǒng)上述技術可被用于利用現(xiàn)有DIMM來提高存儲器的速度?？梢詤⒖紙D8來了解這種系統(tǒng)。圖8中所示的全部組件都安裝于主板之上，并且DIMM模塊被插入到DIMM連接器166、168、182以及184內(nèi)。
在最后一個實施例中，DIMM模塊自身成為存儲器庫。DIMM被插入到DIMM連接器166和168中，從而分別形成等價的第一和第二存儲器庫。連接器116中來自或去向第一DIMM的數(shù)據(jù)172被FET開關160接通或切斷至數(shù)據(jù)總線。類似地，數(shù)據(jù)170被同一FET開關60切換至安裝在DIMM連接器168中的第二DIMM。鎖相環(huán)相移倍增器產(chǎn)生時鐘信號174和176，它們互相正交，用于首先允許操作第一DIMM，然后再允許操作第二DIMM。
使能信號180由PLL電路164產(chǎn)生，它產(chǎn)生的信號類似于圖3A所示的FET EN A 112和FET EN B 113，在本實施例中，這些信號交替地允許操作第一DIMM和第二DIMM。
圖8中還示出了第二套DIMM連接器182、184，通過將另外兩個DIMM插入到上述連接器中就形成了第三和第四存儲器庫。這兩個額外的DIMM與上述第一和第二DIMM的工作方式完全相同，并且它們具有自己的FET開關178以及正交時鐘信號190和192，等等。
當DDR DIMM被采用時，產(chǎn)生一個四速存儲器系統(tǒng)，每個DDRDIMM都起到上述實施例中的DDR數(shù)據(jù)存儲庫的作用。
本實施例的優(yōu)點在于它使用了現(xiàn)有形式的DIMM，這樣只需通過制造一種主板就可以享受到本發(fā)明所提供的速度和訪問時間上的優(yōu)勢。在數(shù)位分組技術上的其它應用下面的目錄列出了本文所述技術在其它方面的應用。這個目錄不是十分完整，也不能排除本發(fā)明所述技術在其它方面的應用。
1.計算機存儲器子系統(tǒng)。
2.在一模塊或主板上的單個計算機存儲器芯片的結構。
3.在一模塊或主板上的閃存芯片的結構。
4.在一模塊或主板上的EEPROM存儲器芯片，在一模塊或主板上的單個邏輯芯片。
5.從相同或不同的源進行數(shù)據(jù)傳輸?shù)臄?shù)據(jù)總線的結構。
6.用于數(shù)據(jù)和控制線以實現(xiàn)高速交換的微處理器總線的結構。
7.CPU總線復用以在不提高時鐘速度的情況下增加帶寬。
8.DSP總線復用以在不提高基本時鐘頻率的情況下增加帶寬。
9.在硅晶水平上的單個存儲器芯片用于產(chǎn)生高的數(shù)據(jù)速率而不提高基本時鐘速度。
本領域的普通技術人員應該明白，各種在本發(fā)明范圍之內(nèi)作出的改進和修改都不會脫離由附帶權利要求所定義的本發(fā)明的精神。
權利要求
1.一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)，包括(a)含有數(shù)據(jù)線的第一列存儲器庫；(b)含有數(shù)據(jù)線的第二列存儲器庫；(c)含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；(d)第一開關裝置，用于在各個所述周期開始時將所述第一存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)p/2時間；以及(e)第二開關裝置，用于在各個所述周期開始后的p/2處將所述第二存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)p/2時間。
2.根據(jù)權利要求1所述的計算機存儲器系統(tǒng)，其中還包括一個相對于所述時鐘信號具有180度相差的延遲時鐘信號，并且所述第二開關裝置與所述延遲時鐘信號同步工作。
3.根據(jù)權利要求2所述的系統(tǒng)，其中還包括一個主板，并且用于產(chǎn)生所述延遲時鐘信號的裝置、第一存儲器庫、第二存儲器庫、第一開關裝置以及第二開關裝置都位于該主板之上。
4.根據(jù)權利要求2所述的系統(tǒng)，其中還包括一個或多個DIMM板，并且用于產(chǎn)生所述延遲時鐘信號的裝置、第一存儲器庫、第二存儲器庫、第一開關裝置以及第二開關裝置都位于該DIMM板之上。
5.根據(jù)權利要求3或4所述的系統(tǒng)，其中所述第一開關裝置還包括第一FET開關，并且所述第二開關裝置還包括第二FET開關。
6.根據(jù)權利要求5所述的系統(tǒng)，其中所述第一FET開關還包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第一存儲器庫的數(shù)據(jù)線連接的第二端；所述第二FET開關包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第二存儲器庫的數(shù)據(jù)線連接的第二端。
7.根據(jù)權利要求3或4所述的系統(tǒng)，其中所述第一開關裝置包括一個在第一存儲器庫上工作的第一數(shù)據(jù)使能信號，所述第二開關裝置包括一個在一第二存儲器庫上工作的第二數(shù)據(jù)使能信號。
8.根據(jù)權利要求7所述的系統(tǒng)，其中還包括一個相移電路，該電路含有一個輸入端和一個輸出端，其輸入端與時鐘信號相連，其輸出端與所述延遲時鐘信號相連，該電路從以下一組電路中選出線長延遲電路；非對稱輸出驅動延遲電路；級聯(lián)PLL延遲電路；非對稱輸出PLL延遲電路；外部PLL延遲電路；無源元件延遲電路；以及可編程延遲線。
9.一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)，包括(a)含有數(shù)據(jù)線的第一DDR存儲器庫；(b)含有數(shù)據(jù)線的第二DDR存儲器庫；(c)含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；(d)第一開關裝置，用于在各個所述周期開始時將所述第一存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且持續(xù)p/4時間，然后在所述各個周期開始后的p/2時刻再次啟動，并且隨后持續(xù)p/4的時間；以及(e)第二開關裝置，用于在各個所述周期開始后的p/4時刻開始將所述第二存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)p/4時間，然后在所述各個周期開始后的3p/4時刻再次啟動，并且隨后持續(xù)p/4的時間。
10.根據(jù)權利要求9所述的計算機存儲器系統(tǒng)，其中還包括一個相對于所述時鐘信號具有90度相差的延遲時鐘信號，并且所述第二開關裝置與所述延遲時鐘信號同步工作。
11.根據(jù)權利要求10所述的系統(tǒng)，其中還包括一個主板，并且用于產(chǎn)生所述延遲時鐘信號的裝置、第一存儲器庫、第二存儲器庫、第一開關裝置以及第二開關裝置都位于該主板之上。
12.根據(jù)權利要求10所述的系統(tǒng)，其中還包括一個或多個DIMM板，并且用于產(chǎn)生所述延遲時鐘信號的裝置、第一存儲器庫、第二存儲器庫、第一開關裝置以及第二開關裝置都位于該DIMM板之上。
13.根據(jù)權利要求11或12所述的系統(tǒng)，其中所述第一開關裝置還包括第一FET開關；并且所述第二開關裝置還包括第二FET開關。
14.根據(jù)權利要求13所述的系統(tǒng)，其中所述第一FET開關還包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第一存儲器庫的數(shù)據(jù)線連接的第二端；所述第二FET開關包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第二存儲器庫的數(shù)據(jù)線連接的第二端。
15.根據(jù)權利要求11或12所述的系統(tǒng)，其中所述第一開關裝置包括一個在第一存儲器庫上工作的第一數(shù)據(jù)使能信號；并且所述第二開關裝置包括一個在一第二存儲器庫上工作的第二數(shù)據(jù)使能信號。
16.根據(jù)權利要求15所述的系統(tǒng)，其中還包括一個相移電路，該電路含有一個輸入端和一個輸出端，其輸入端與時鐘信號相連，其輸出端與所述延遲時鐘信號相連，該電路從以下一組電路中選出線長延遲電路；非對稱輸出驅動延遲電路；級聯(lián)PLL延遲電路；非對稱輸出PLL延遲電路；外部PLL延遲電路；無源元件延遲電路；以及可編程延遲線。
17.一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)，包括(a)含有數(shù)據(jù)線的第一列存儲器庫；(b)含有數(shù)據(jù)線的第二列存儲器庫；(c)含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；(d)第一開關裝置，用于在各個所述周期開始時將所述第一存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且持續(xù)δt時間，然后在所述各個周期開始后的p時刻再次啟動，并且隨后持續(xù)δt時間；以及(e)第二開關裝置，用于在各個所述周期開始后的p/2時刻開始將所述第二存儲器庫的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)δt時間，然后在所述各個周期開始后的3p/4時刻再次啟動，并且隨后持續(xù)δt時間。
18.根據(jù)權利要求17所述的計算機存儲器系統(tǒng)，其中還包括一個第一控制信號，用于使所述第一存儲器庫或者在各個周期開始時或者在各個周期開始后的p/2時開始輸出數(shù)據(jù)；以及一個第二控制信號，用于使所述第二存儲器庫或者在各個周期開始時或者在各個周期開始后的p/2時開始輸出數(shù)據(jù)。
19.根據(jù)權利要求18所述的系統(tǒng)，其中還包括一個主板，并且所述第一存儲器庫、第二存儲器庫、第一開關裝置以及第二開關裝置都位于該主板之上。
20.根據(jù)權利要求18所述的系統(tǒng)，其中還包括一個或多個DIMM板，并且所述第一存儲器庫、第二存儲器庫、第一開關裝置以及第二開關裝置都位于該DIMM板之上。
21.根據(jù)權利要求19或20所述的系統(tǒng)，其中所述第一開關裝置還包括一個工作于所述第一存儲器庫之上的第一數(shù)據(jù)使能信號，并且所述第二開關裝置還包括一個工作于所述第二存儲器庫之上的第二數(shù)據(jù)使能信號。
22.一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)，包括(a)含有數(shù)據(jù)線的第一DDR存儲器庫；(b)含有數(shù)據(jù)線的第二DDR存儲器庫；(c)含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；(d)第一開關裝置，用于在所述第一存儲器庫內(nèi)產(chǎn)生信號s1，該信號包括間隔i1，始于各個周期的起始處，并且隨后持續(xù)δt1時間；以及間隔i2，始于各個周期起始后的p/2處，并且隨后持續(xù)δt1時間；(e)第二開關裝置，用于在所述第二存儲器庫內(nèi)產(chǎn)生信號s2，該信號包括間隔i3，始于各個周期開始后的p/4處，并且隨后持續(xù)δt1時間；以及間隔i4，始于各個周期起始后的3p/4處，并且隨后持續(xù)δt1時間；(f)根據(jù)信號s1工作的第三開關裝置，用于對間隔i1內(nèi)的信號與間隔i2內(nèi)的信號進行交換，并且將信號s1連接至所述第一存儲器庫的數(shù)據(jù)線；(g)根據(jù)信號s2工作的第四開關裝置，用于對間隔i3內(nèi)的信號與間隔i4內(nèi)的信號進行交換，并且將信號s1連接至所述第二存儲器庫的數(shù)據(jù)線；(h)組合裝置，用于連接所述第一存儲器庫的數(shù)據(jù)線與所述第二存儲器庫的數(shù)據(jù)線。
23.根據(jù)權利要求22所述的系統(tǒng)，其中所述第一開關裝置除了各個周期的間隔i1和i2期間以外都產(chǎn)生一個高阻抗輸出，并且所述第二開關裝置除了各個周期的間隔i3和i4期間以外都產(chǎn)生一個高阻抗輸出
24.根據(jù)權利要求23所述的系統(tǒng)，其中所述第一開關裝置包括第一FET開關，并且所述第二開關裝置包括第二FET開關，各個FET開關都含有一個輸入端和一個輸出端，第一存儲器庫的數(shù)據(jù)線與第一FET開關的輸入端相連，第二存儲器庫的數(shù)據(jù)線與第二FET開關的輸入端相連，并且各FET開關的輸出端都與數(shù)據(jù)總線相連接。
25.根據(jù)權利要求24所述的系統(tǒng)，其中還包括一個主板，并且所述第一存儲器庫、第二存儲器庫、第一、第二、第三和第四開關裝置以及組合裝置都位于該主板之上。
26.根據(jù)權利要求24所述的系統(tǒng)，其中還包括一個或多個DIMM板，并且所述第一存儲器庫、第二存儲器庫、第一、第二、第三和第四開關裝置以及組合裝置都位于該主板之上。
27.根據(jù)權利要求25或26所述的系統(tǒng)，其中所述第一存儲器庫包括多個第一存儲器庫子系統(tǒng)，所述第二存儲器庫包括多個第二存儲器庫子系統(tǒng)，該系統(tǒng)還包括多個硅晶襯底，各個所述襯底都分別含有一個第一存儲器庫子系統(tǒng)和一個第二存儲器庫子系統(tǒng)。
28.一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)，包括(a)含有數(shù)據(jù)線的第一DIMM存儲器庫；(b)含有數(shù)據(jù)線的第二DIMM存儲器庫；(c)含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；(d)第一開關裝置，用于在各個所述周期開始時將所述第一DIMM的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)p/2時間；以及(e)第二開關裝置，用于在各個所述周期開始后的p/2時刻將所述第二DIMM的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)p/2時間。
29.根據(jù)權利要求28所述的計算機存儲器系統(tǒng)，其中還包括一個相對于所述時鐘信號具有180度相差的延遲時鐘信號，并且所述第二開關裝置與所述延遲時鐘信號同步工作。
30.根據(jù)權利要求29所述的系統(tǒng)，其中還包括一個主板，并且用于產(chǎn)生所述延遲時鐘信號的裝置、用于所述第一DIMM的連接器、用于所述第二DIMM的連接器、所述第一開關裝置以及第二開關裝置都位于該主板之上。
31.根據(jù)權利要求30所述的系統(tǒng)，其中所述第一開關裝置還包括第一FET開關，并且所述第二開關裝置還包括第二FET開關。
32.根據(jù)權利要求31所述的系統(tǒng)，其中所述第一FET開關還包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第一DIMM的數(shù)據(jù)線連接的第二端；并且所述第二FET開關包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第二DIMM的數(shù)據(jù)線連接的第二端。
33.根據(jù)權利要求30所述的系統(tǒng)，其中所述第一開關裝置還包括一個在第一DIMM上工作的第一數(shù)據(jù)輸出使能信號，所述第二開關裝置包括一個在第二DIMM上工作的第二數(shù)據(jù)輸出使能信號。
34.根據(jù)權利要求33所述的系統(tǒng)，其中還包括一個相移電路，該電路含有一個輸入端和一個輸出端，其輸入端與時鐘信號相連，其輸出端與所述延遲時鐘信號相連，該電路從以下一組電路中選出線長延遲電路；非對稱輸出驅動延遲電路；級聯(lián)PLL延遲電路；非對稱輸出PLL延遲電路；外部PLL延遲電路；無源元件延遲電路；以及可編程延遲線。
35.一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)，包括(a)含有數(shù)據(jù)線的第一DDR DIMM；(b)含有數(shù)據(jù)線的第二DDR DIMM；(c)含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；(d)第一開關裝置，用于在各個所述周期開始時將所述第一DIMM的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)p/4時間，然后在所述各個周期開始后的p/2處再次啟動，并且隨后持續(xù)p/4的時間；以及(e)第二開關裝置，用于在各個所述周期開始后的p/4時刻將所述第二DIMM的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)p/4時間，然后在所述各個周期開始后的3p/4時刻再次啟動，并且隨后持續(xù)p/4的時間。
36.根據(jù)權利要求35所述的計算機存儲器系統(tǒng)，其中還包括一個相對于所述時鐘信號具有90度相差的延遲時鐘信號，并且所述第二開關裝置與所述延遲時鐘信號同步工作。
37.根據(jù)權利要求36所述的系統(tǒng)，其中還包括一個主板，并且用于產(chǎn)生所述延遲時鐘信號的裝置、用于安裝所述第一DIMM的連接器、用于安裝所述第二DIMM的連接器、第一開關裝置以及第二開關裝置都位于該主板之上。
38.根據(jù)權利要求37所述的系統(tǒng)，其中所述第一開關裝置還包括第一FET開關；并且所述第二開關裝置還包括第二FET開關。
39.根據(jù)權利要求38所述的系統(tǒng)，其中所述第一FET開關還包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第一DIMM的數(shù)據(jù)線連接的第二端；并且所述第二FET開關包括一個控制輸入端、與數(shù)據(jù)總線連接的第一端、以及與所述第二DIMM的數(shù)據(jù)線連接的第二端。
40.根據(jù)權利要求37所述的系統(tǒng)，其中所述第一開關裝置包括一個在第一DIMM上工作的第一數(shù)據(jù)使能信號；并且所述第二開關裝置包括一個在第二DIMM上工作的第二數(shù)據(jù)使能信號。
41.根據(jù)權利要求40所述的系統(tǒng)，其中還包括一個相移電路，該電路含有一個輸入端和一個輸出端，其輸入端與時鐘信號相連，其輸出端與所述時鐘信號相連，該電路從以下一組電路中選出線長延遲電路；非對稱輸出驅動延遲電路；級聯(lián)PLL延遲電路；非對稱輸出PLL延遲電路；外部PLL延遲電路；無源元件延遲電路；以及可編程延遲線。
42.一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)，包括(a)含有數(shù)據(jù)線的第一DIMM；(b)含有數(shù)據(jù)線的第二DIMM；(c)含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；(d)第一開關裝置，用于在各個所述周期開始時將所述第一DIMM的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)δt時間，然后在所述各個周期開始后的p時刻再次啟動，并且隨后持續(xù)δt時間；以及(e)第二開關裝置，用于在各個所述周期開始后的p/2處將所述第二DIMM的數(shù)據(jù)線與數(shù)據(jù)總線連接起來，并且隨后持續(xù)δt時間，然后在所述各個周期開始后的3p/4時刻再次啟動，并且隨后持續(xù)δt時間。
43.根據(jù)權利要求42所述的計算機存儲器系統(tǒng)，其中還包括一個第一控制信號，用于使所述第一DIMM或者在各個周期開始時或者在各個周期開始后的p/2時開始輸出數(shù)據(jù)；以及一個第二控制信號，用于使所述第二DIMM或者在各個周期開始時或者在各個周期開始后的p/2時開始輸出數(shù)據(jù)。
44.根據(jù)權利要求43所述的系統(tǒng)，其中還包括一個主板，并且用于安裝所述第一DIMM的連接器、用于安裝所述第二DIMM的連接器、第一開關裝置以及第二開關裝置都位于該主板之上。
45.根據(jù)權利要求44所述的系統(tǒng)，其中所述第一開關裝置還包括一個工作于所述第一DIMM之上的第一數(shù)據(jù)使能信號，并且所述第二開關裝置還包括一個工作于所述第二DIMM之上的第二數(shù)據(jù)使能信號。
46.一種具有數(shù)據(jù)總線的計算機存儲器系統(tǒng)，包括(a)含有數(shù)據(jù)線的第一DDR DIMM；(b)含有數(shù)據(jù)線的第二DDR DIMM；(c)含有多個周期的時鐘信號，其中每個周期都含有一個起點并且具有一個周期p；(d)第一開關裝置，用于在所述第一DIMM內(nèi)產(chǎn)生信號s1，該信號包括間隔i1，始于各個周期的起始處，并且隨后持續(xù)δt1時間；以及間隔i2，始于各個周期起始后的p/2處，并且隨后持續(xù)δt1時間；(e)第二開關裝置，用于在所述第二DIMM內(nèi)產(chǎn)生信號s2，該信號包括間隔i3，始于各個周期開始后的p/4處，并且隨后持續(xù)δt1時間；以及間隔i4，始于各個周期起始后的3p/4處，并且隨后持續(xù)δt1時間；(f)根據(jù)信號s1工作的第三開關裝置，用于對間隔i1內(nèi)的信號與間隔i2內(nèi)的信號進行交換，并且將信號s1連接至所述第一DIMM的數(shù)據(jù)線；(g)根據(jù)信號s2工作的第四開關裝置，用于對間隔i3內(nèi)的信號與間隔i4內(nèi)的信號進行交換，并且將信號s1連接至所述第二DIMM的數(shù)據(jù)線；(h)組合裝置，用于連接所述第一DIMM的數(shù)據(jù)線與所述第二DIMM的數(shù)據(jù)線。
47.根據(jù)權利要求46所述的系統(tǒng)，其中所述第一開關裝置除了各個周期的間隔i1和i2期間以外都產(chǎn)生一個高阻抗輸出，并且所述第二開關裝置除了各個周期的間隔i3和i4期間以外都產(chǎn)生一個高阻抗輸出
48.根據(jù)權利要求47所述的系統(tǒng)，其中所述第一開關裝置包括第一FET開關并且所述第二開關裝置包括第二FET開關，各個FET開關都含有一個輸入端和一個輸出端，第一DIMM的數(shù)據(jù)線與第一FET開關的輸入端相連，第二DIMM的數(shù)據(jù)線與第二FET開關的輸入端相連，并且各FET開關的輸出端都與數(shù)據(jù)總線相連接。
49.根據(jù)權利要求48所述的系統(tǒng)，其中還包括一個主板，并且所述第一DIMM、第二DIMM、第一、第二、第三和第四開關裝置以及組合裝置都位于該主板之上。
全文摘要
本發(fā)明公開了一種計算機存儲器系統(tǒng)，它能夠提供雙數(shù)據(jù)速率(DDR)存儲器輸出同時只需具有現(xiàn)有技術的DDR存儲器芯片頻率限制的一半頻率的存儲器芯片。該系統(tǒng)包括一個含有數(shù)據(jù)線106的第一存儲器庫101以及一個含有數(shù)據(jù)線107的第二存儲器庫102。一個基本系統(tǒng)時鐘利用鎖相環(huán)140或其它相移器件而產(chǎn)生一個延遲的時鐘信號。第一存儲器庫的數(shù)據(jù)線與時鐘信號104同步地和數(shù)據(jù)總線116相連，第二存儲器庫的數(shù)據(jù)線則與時鐘信號105同步地和數(shù)據(jù)總線114相連。作為結果，數(shù)據(jù)總線不會同時與兩個存儲器庫的數(shù)據(jù)線相連接，而是交替地與第一數(shù)據(jù)存儲庫和第二數(shù)據(jù)存儲庫連接。
文檔編號G06F12/00GK1436331SQ01809630
公開日2003年8月13日 申請日期2001年5月15日 優(yōu)先權日2000年5月17日
發(fā)明者克里斯·卡拉巴茨奧斯 申請人:克里斯·卡拉巴茨奧斯