專利名稱：晶體管最優(yōu)化方法、集成電路布局設(shè)計方法及其相應(yīng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在集成電路的設(shè)計中，用以使晶體管最優(yōu)化的技術(shù)。
為了開發(fā)性能及集成度均高的集成電路，構(gòu)成該集成電路的各程序庫單元必須在性能和面積上得到最優(yōu)化。特別是，晶體管的負(fù)載電容、驅(qū)動能力、面積等對程序庫單元的性能及面積的影響很大，因而，其最優(yōu)化技術(shù)的重要性日益增加。
在以往的晶體管最優(yōu)化方法中，一種是使用以固定電阻來將晶體管模型化，其擴散電容及面積與晶體管的尺寸成比例的模型的方法(″TILOSA posynomial[sic]programming approach to transistor sizing(決定晶體管尺寸的多項式編程方法)″J.P.Fishburn等人，國際計算機輔助設(shè)計討論會報，1985年，第326~328頁)；另一種是使用更正確的非線性晶體管動作模型來謀求高精度化的方法(″AesopA tool forautomate transistor sizing(自動決定晶體管尺寸的手段)″設(shè)計自動化討論會報，1985年，第114～120頁)。
在實際的布局中，晶體管的尺寸比配置區(qū)域高度大時，這樣配置將該晶體管分割為多個晶體管而將它們并聯(lián)連接，使它們共有擴散區(qū)域。一般稱此為″晶體管的折疊″，又，將此時的分割數(shù)稱為折疊段數(shù)。晶體管的面積及擴散電容受該折疊的影響。
然而，在以往的晶體管最優(yōu)化方法中，僅以晶體管的尺寸作最優(yōu)化的對象，并不考慮到折疊。而且，在設(shè)計布局時，不考慮到性能，僅根據(jù)已決定的晶體管尺寸來決定折疊段數(shù)。
本發(fā)明是鑒于以上問題而想出來的。其目的在于提供一種晶體管最優(yōu)化方法，其中能一并使晶體管的尺寸和折疊段數(shù)最優(yōu)化。
為達到上述目的，本發(fā)明所采用的晶體管最優(yōu)化方法為在集成電路的設(shè)計中，使構(gòu)成該集成電路的晶體管最優(yōu)化的方法，其中使用對一個晶體管尺寸設(shè)定了多個折疊段數(shù)的折疊模型，而在滿足所給出的設(shè)計要求的范圍內(nèi)，使晶體管的尺寸及折疊段數(shù)最優(yōu)化。
按照上述方法，因使用對一個晶體管尺寸設(shè)定了多個折疊段數(shù)的折疊模型，而在滿足所給定的設(shè)計要求的范圍內(nèi)，晶體管的尺寸及折疊段數(shù)一并得以最優(yōu)化，故能夠設(shè)計在面積及性能方面更為優(yōu)異的集成電路。
在上述本發(fā)明的晶體管最優(yōu)化方法中，設(shè)定晶體管的面積的上限值來作設(shè)計上的條件，在面積不超過所述上限值的范圍內(nèi)，延遲達到最小的尺寸及折疊段數(shù)的組合決定為最佳的組合。
還有，在上述本發(fā)明的晶體管最優(yōu)化方法中，折疊模型是根據(jù)晶體管尺寸的下限值及晶體管的配置區(qū)域的高度來設(shè)定折疊段數(shù)的。
本發(fā)明所采用的另一晶體管最優(yōu)化方法是在集成電路的設(shè)計中，使構(gòu)成該集成電路的晶體管最優(yōu)化的方法，其中包括對各晶體管，求出至少改變尺寸及折疊段數(shù)中之一時的性能改善度的第一步驟；和根據(jù)所求得的性能改善度來選擇要進行的晶體管變更的種類，再實行所選擇的那一種類的晶體管變更的第二步驟。通過重復(fù)進行所述第一及第二步驟，以決定各晶體管的尺寸及折疊段數(shù)。
在上述本發(fā)明另一的晶體管最優(yōu)化方法的第二步驟中，作為晶體管變更的種類，選擇變更對象的晶體管和至少在該變更對象的晶體管的尺寸及折疊段數(shù)中之一。
在上述本發(fā)明另一的晶體管最優(yōu)化方法的第二步驟中，選擇能得到最大性能改善度的晶體管變更的種類。
并且，在上述本發(fā)明另一的晶體管最優(yōu)化方法的第一步驟中，對一個晶體管計算在同一個折疊段數(shù)中稍微改變尺寸時的性能改善度和改變折疊段數(shù)時的性能改善度。
再就是，本發(fā)明所采用的又一晶體管最優(yōu)化方法是在集成電路的設(shè)計中，使構(gòu)成該集成電路的晶體管最優(yōu)化的方法，其中包括對一個晶體管求出每一個折疊段數(shù)下的延遲和面積間的相關(guān)曲線的步驟；根據(jù)所求得的多條相關(guān)曲線和相關(guān)曲線所共有的切線，來畫出一條假想的最優(yōu)化相關(guān)曲線的步驟；以及按照所述最優(yōu)化相關(guān)曲線，使所述一個晶體管的尺寸及折疊段數(shù)最優(yōu)化的步驟。
本發(fā)明的集成電路的布局設(shè)計方法包括根據(jù)表示集成電路的網(wǎng)絡(luò)清單，并以所述集成電路的性能及面積作指標(biāo)，將每個晶體管的最佳尺寸及折疊段數(shù)同時決定下來的步驟；和按照所決定的尺寸及折疊段數(shù)來配置各晶體管，以生成所述集成電路的布局的步驟。
本發(fā)明的晶體管最優(yōu)化裝置是在集成電路的設(shè)計中，使構(gòu)成該集成電路的晶體管最優(yōu)化的裝置，其中使用對一個晶體管尺寸設(shè)定了多個折疊段數(shù)的折疊模型，在滿足所給出的設(shè)計要求的范圍內(nèi)，使晶體管的尺寸及折疊段數(shù)最優(yōu)化。
本發(fā)明的記錄媒體是記錄了在集成電路的設(shè)計中，令計算機使構(gòu)成該集成電路的晶體管最優(yōu)化的程序的記錄媒體，其中所述程序包括使用對一個晶體管尺寸設(shè)定了多個折疊段數(shù)的折疊模型，在滿足所給出的設(shè)計要求的范圍內(nèi)，使晶體管的尺寸及折疊段數(shù)最優(yōu)化的步驟。
本發(fā)明的集成電路的布局設(shè)計裝置包括根據(jù)表示集成電路的網(wǎng)絡(luò)清單，并以所述集成電路的性能及面積作指標(biāo)，將每個晶體管的最佳尺寸及折疊段數(shù)同時決定下來的手段；和按照所決定的尺寸及折疊段數(shù)來配置各晶體管，以生成所述集成電路的布局的手段。
又，本發(fā)明的另一記錄媒體是記錄了使計算機執(zhí)行集成電路的布局設(shè)計的程序的記錄媒體，其中所述程序包括根據(jù)表示集成電路的網(wǎng)絡(luò)清單，并以所述集成電路的性能及面積作指標(biāo)，將每個晶體管的最佳尺寸及折疊段數(shù)同時決定下來的步驟；和按照所決定的尺寸及折疊段數(shù)來配置各晶體管，以生成所述集成電路的布局的步驟。
還有，本發(fā)明的集成電路包括按照上述第一個晶體管最優(yōu)化方法，尺寸及折疊段數(shù)得以最優(yōu)化的晶體管。
下面，簡要說明附圖。


圖1是本發(fā)明的一實施例所涉及的程序庫設(shè)計流程圖。
圖2是表示本發(fā)明的一實施例所涉及的晶體管的折疊模型的圖。
圖3是表示根據(jù)圖2的折疊模型求得的延遲及面積模型的圖，它示出了晶體管尺寸W及折疊段數(shù)N和面積A的關(guān)系。
圖4是表示根據(jù)圖2的折疊模型求得的延遲及面積模型的圖，它示出了晶體管尺寸W及折疊段數(shù)N和延遲D的關(guān)系。
圖5是表示晶體管的面積和延遲的相關(guān)性的曲線圖。
圖6是按照本發(fā)明的一實施例所得到的集成電路的一布局例。
符號說明W-晶體管尺寸；W0-晶體管尺寸的下限值；H0-配置區(qū)域高度；N-折疊段數(shù)；A-晶體管的面積；D-延遲；11-晶體管。
下面，參照附圖對本發(fā)明的一個實施例進行說明。
圖1是本發(fā)明的一實施例所涉及的程序庫設(shè)計流程圖。在本實施例的晶體管最優(yōu)化步驟S2中，根據(jù)設(shè)計條件之類的工藝數(shù)據(jù)11、SPICE(Simulation Program with Integrated Circuit Emphasis用于集成電路校正的模擬程序)等的電路網(wǎng)絡(luò)清單12以及面積或延遲的目標(biāo)值和單元高度等的設(shè)計規(guī)格13，不僅對晶體管尺寸21也對折疊段數(shù)22進行最優(yōu)化。<折疊模型>
首先，對本發(fā)明所涉及的晶體管的折疊模型進行說明。
為使被折疊的晶體管滿足設(shè)計要求，若將在設(shè)計條件上所允許的晶體管尺寸的下限值定為W0，晶體管尺寸W和折疊段數(shù)N就要滿足下式(1)W0≤W/N …(1)。另一方面，若設(shè)晶體管的配置區(qū)域的高度為H0，為了在該配置區(qū)域內(nèi)配置晶體管，就要滿足下式(2)W/H0≤N …(2)。由式(1)、(2)可求得下式W/H0≤N≤W/W0 …(3)。
本發(fā)明的特征為只要在滿足式(3)的范圍內(nèi)，可任意地設(shè)定晶體管的折疊段數(shù)N。
圖2是表示本發(fā)明所涉及的晶體管的折疊模型的圖表。該圖表示出了晶體管尺寸W和能對各尺寸W設(shè)定的折疊段數(shù)N的關(guān)系。
由圖2可知，以前，當(dāng)晶體管尺寸W和配置區(qū)域高度H0在某一范圍內(nèi)時，折疊段數(shù)N為一定值(參見圖2中加有陰影的部分)。就是說，例如，尺寸W在從最小值W0到配置區(qū)域高度H0之間時，定折疊段數(shù)N為1；尺寸W在從H0到2H0之間時，定折疊段數(shù)N為2；尺寸W在從2H0到3H0之間時，定折疊段數(shù)N為3。
與此相對，在本發(fā)明中，如圖2中的實線所示，能在滿足式(3)的范圍內(nèi)，自由地設(shè)定折疊段數(shù)N。舉例來說，晶體管尺寸W在從3W0到配置區(qū)域高度H0之間時(參見圖2中的Wa)，以前折疊段數(shù)N被定為1，但在本發(fā)明中，折疊段數(shù)N可被定為1、2、3中之任一值。因此，是在對延遲、面積等做了考慮之后，才將折疊段數(shù)設(shè)定為最佳值的。<最優(yōu)化算法>
根據(jù)上述的折疊模型，以求延遲及面積模型。然后，使用該延遲及面積模型，決定各晶體管的最佳尺寸及折疊段數(shù)。
圖3及圖4是表示根據(jù)本發(fā)明所涉及的折疊模型而求得的延遲及面積模型的圖。圖3示出了晶體管尺寸W及折疊段數(shù)N和面積A的關(guān)系。圖4示出了晶體管尺寸W及折疊段數(shù)N和延遲D的關(guān)系。例如，采用在日本國專利公報第2872990號(對應(yīng)于美國專利申請案第09/034382號)中所記載的方法，便能得到圖3及圖4所示的延遲及面積模型。
現(xiàn)在，例如，給出一面積值A(chǔ)0作為對面積的限制條件。此時，如圖3所示，尺寸W及段數(shù)N的組合，可從(W1，1)、(W2，2)這兩種組合中選擇。在此，若要選擇延遲成為最小的組合，因為(W2，2)時的延遲D2比(W1，1)時的延遲D1小，所以，尺寸W及段數(shù)N的最佳組合則為(W2，2)。換句話說，若按照本發(fā)明，就能求得以前求不得的更佳的解，故即使對面積的限制條件一樣，也能生成延遲更小的電路布局。與此相同，即使對延遲的限制條件一樣，也可生成面積更小的電路布局。
在折疊段數(shù)相等時，延遲D與晶體管尺寸W之間有凸函數(shù)的關(guān)系。就是說，若將延遲的減少量對面積的增加量之比值定義為性能改善度(-ΔD/ΔA)，性能改善度隨著面積A的增加而單調(diào)地減少。另外，由于折疊段數(shù)N是整數(shù)，因此，若改變折疊段數(shù)N，延遲、面積都發(fā)生不連續(xù)的變化。
圖5是在改變某一晶體管的尺寸及折疊段數(shù)時的面積及延遲的特性圖。在圖5中，曲線上的點愈位于左方或者下方，尺寸及折疊段數(shù)愈佳。因此，在給出了對延遲或面積的限制條件時，將在滿足該延遲限制條件或者面積限制條件的曲線上，位于最左或最下的點求為最佳解即可。
下面，示出給定了延遲極限值之時的最優(yōu)化算法。
(步驟1)對每一個折疊段數(shù)，一邊改變晶體管尺寸，一邊記錄延遲及面積。
(步驟2)對各折疊段數(shù)，在圖表上描繪所記錄的各點并把它們連接起來。就這樣，畫出如圖5所示的延遲面積相關(guān)曲線。
(步驟3)求出在滿足延遲條件的那一范圍的延遲面積相關(guān)曲線中，位于最左的，即面積最小的點所對應(yīng)的晶體管尺寸及折疊段數(shù)。
值得一提的是，在由數(shù)學(xué)公式給出了延遲和面積的相關(guān)關(guān)系的情況下，也可從數(shù)學(xué)方面求解。
再就是，在要對多個晶體管決定尺寸及折疊段數(shù)時，若優(yōu)先地改變性能改善度較大的晶體管，則會使整個電路的延遲及面積最小化。
如果在各晶體管的延遲和面積之間有凸函數(shù)的關(guān)系，通過增加性能改善度更大的晶體管的面積來減小延遲，并通過增加性能改善度更小的晶體管的延遲來減小面積，就能將整個電路的延遲及面積最優(yōu)化?？墒?，若考慮到折疊段數(shù)N的變化，各晶體管的延遲和面積的關(guān)系則呈現(xiàn)多個凸函數(shù)的組合形狀(如圖5所示)。因此，如圖5所示，通過描著所述多條凸函數(shù)曲線的左部或下部而得到的最優(yōu)化曲線不呈凸函數(shù)。
于是，在本發(fā)明中，在多條相關(guān)曲線上追加如圖5中的虛線a-b所示的共同切線，從而畫出一條表示凸函數(shù)的假想的最優(yōu)化相關(guān)曲線，以進行最優(yōu)化。舉例而言，在圖5中，在面積小于a點的區(qū)間，沿著折疊段數(shù)N＝1的曲線改變尺寸；在面積大于b點的區(qū)間，沿著折疊段數(shù)N＝2的曲線進行尺寸變更。另外，因不采用a點和b點之間的解，故在要將延遲減小到小于a點時，要估算在將尺寸及折疊段數(shù)一下子改變?yōu)閎點時的性能改善度。同樣地，在要將面積減小到小于b點時，要估算在將尺寸及折疊段數(shù)一下子改變?yōu)閍點時的性能改善度。照這樣，對各晶體管分別進行性能改善度的估算，根據(jù)其結(jié)果來決定要改變的晶體管。
在本實施例中，沿著延遲面積曲線來對尺寸進行微小的改變，而對折疊段數(shù)N及尺寸W沿著切線方向進行大幅度的改變。通過組合這些改變，將晶體管的延遲面積相關(guān)關(guān)系視為一個凸函數(shù)，以進行最優(yōu)化。
本實施例所涉及的最優(yōu)化算法為如下
(步驟1)將各晶體管的折疊段數(shù)N預(yù)置為1，尺寸W預(yù)置為W0。
(步驟2)計算各晶體管的性能改善度。該計算是通過對每個晶體管執(zhí)行以下的(步驟2-1)～(步驟2-3)來進行的。
(步驟2-1)計算不改變折疊段數(shù)N，而稍微增加尺寸W時的性能改善度。
(步驟2-2)計算在面積或延遲不超過極限值的范圍內(nèi)，增加折疊段數(shù)N時的性能改善度的最大值。
(步驟2-3)所求得的兩個性能改善度比較一下，將較大的一個定為該晶體管的性能改善度。
(步驟3)選擇所有的晶體管當(dāng)中，性能改善度最大的晶體管。對該晶體管的尺寸W及折疊段數(shù)N進行變更。
(步驟4)直到集成電路的延遲滿足極限值為止，重復(fù)執(zhí)行(步驟2)和(步驟3)。
接下來，對在給出了各晶體管的尺寸及折疊段數(shù)的初始值的情況下，集成電路所包含的所有的晶體管的尺寸及折疊段數(shù)的決定方法加以說明。
(步驟1)對某一晶體管，計算不改變折疊段數(shù)(即，保留初始值)而稍微改變尺寸時的面積變化率δA/δW及延遲變化率δD/δW。面積變化率δA/δW相當(dāng)于圖3的直線的斜率，延遲變化率相當(dāng)于圖4的曲線的曲率。
(步驟2)計算以下式所定義的性能改善度。
性能改善度＝(-δD/δW)/(δA/δW)性能改善度大，就意味著通過稍微加大面積，可大幅度地減小延遲，或者，通過稍微增加延遲，可大幅度地減小面積。
(步驟3)對該晶體管，在不改變尺寸的情況下，改變折疊段數(shù)，而同樣地求出各折疊段數(shù)的性能改善度。然后，將所得到的性能改善度當(dāng)中最大值定為該晶體管的性能改善度。
(步驟4)對所有的晶體管進行(步驟1)～(步驟3)，以求其性能改善度。
(步驟5)對各晶體管的性能改善度進行比較，選出性能改善度最大或最小的晶體管。
(步驟6)所給定的延遲極限值與現(xiàn)在提及的集成電路的延遲比一比，而對在(步驟5)中選出的晶體管進行以下的設(shè)定變更。
(步驟6-1)在集成電路的延遲小于極限值時將性能改善度最大的晶體管的延遲稍微增加。
(步驟6-2)在集成電路的延遲大于極限值時將性能改善度最小的晶體管的延遲稍微減小。
(步驟6-3)在集成電路的延遲等于極限值時稍微增加性能改善度最大的晶體管的面積，并稍微減小性能改善度最小的晶體管的面積，增加量與減小量相等。
(步驟7)直到所有的晶體管的性能改善度相等為止，重復(fù)(步驟1)到(步驟6)。當(dāng)所有的晶體管的性能改善度相等時，就結(jié)束處理。
如果按照上述算法，能夠在給出了對延遲的限制條件的情況下，將集成電路的面積最小化。值得一提的是，本實施例中已說明的是在給出了對延遲的限制條件時，將面積最小化的例。但是，通過置換面積與延遲，也可在給出了對面積的限制條件的情況下，使得集成電路的延遲最小化。
圖6是按照本實施例所得到的集成電路的一布局例。在圖6中，晶體管11是被判斷為尺寸W及折疊段數(shù)N的組合中，(W2，2)為最佳的。由于晶體管11的尺寸W2小于配置區(qū)域高度H0，故不折疊也可進行配置。但是，根據(jù)本實施例所涉及的最優(yōu)化算法的結(jié)果，特意進行了折疊配置。
值得一提的是，在不以延遲而以功耗之類的其他指標(biāo)進行最優(yōu)化時，通過利用如圖4的表那樣的尺寸W及折疊段數(shù)N和功耗之類的其他指標(biāo)間的關(guān)系，也可同樣地使晶體管最優(yōu)化。
另外，本發(fā)明所涉及的晶體管的最優(yōu)化方法及布局設(shè)計方法能由裝有計算機的裝置來實現(xiàn)，該計算機可執(zhí)行用以實現(xiàn)該方法的程序。再就是，通過將用以實現(xiàn)該方法的程序記錄到能由計算機讀取的記錄媒體中，從而令計算機執(zhí)行已記錄到該記錄媒體中的程序，便可實現(xiàn)該方法。
綜上所述，按照本發(fā)明，不僅是晶體管的尺寸，折疊段數(shù)也同樣地得以最優(yōu)化。因此，可設(shè)計成在面積和性能方面更優(yōu)異的集成電路。
權(quán)利要求
1.一種晶體管最優(yōu)化方法，是在集成電路的設(shè)計中，使構(gòu)成該集成電路的晶體管最優(yōu)化的方法，其中使用對一個晶體管尺寸設(shè)定了多個折疊段數(shù)的折疊模型，在滿足所給定的設(shè)計要求的范圍內(nèi)，使晶體管的尺寸及折疊段數(shù)最優(yōu)化。
2.根據(jù)權(quán)利要求1所述的晶體管最優(yōu)化方法，其中設(shè)定晶體管的面積的上限值來作設(shè)計上的條件，將在面積不超過所述上限值的范圍內(nèi)，延遲達到最小的尺寸及折疊段數(shù)的組合，決定為最佳的組合。
3.根據(jù)權(quán)利要求1所述的晶體管最優(yōu)化方法，其中上述折疊模型是根據(jù)晶體管尺寸的下限值及晶體管的配置區(qū)域的高度來設(shè)定折疊段數(shù)的。
4.一種晶體管最優(yōu)化方法，是在集成電路的設(shè)計中，使構(gòu)成該集成電路的晶體管最優(yōu)化的方法，其中包括對各晶體管，求出至少改變尺寸及折疊段數(shù)中之一時的性能改善度的第一步驟；和根據(jù)所求得的性能改善度，選擇要進行的晶體管變更的種類，再實行所選擇的那一種類的晶體管變更的第二步驟，重復(fù)進行所述第一及第二步驟，以決定各晶體管的尺寸及折疊段數(shù)。
5.根據(jù)權(quán)利要求4所述的晶體管最優(yōu)化方法，其中在所述第二步驟中，作為晶體管變更的種類，選擇變更對象的晶體管和至少在該變更對象的晶體管的尺寸及折疊段數(shù)中之一。
6.根據(jù)權(quán)利要求4所述的晶體管最優(yōu)化方法，其中在所述第二步驟中，選擇能得到最大性能改善度的晶體管變更的種類。
7.根據(jù)權(quán)利要求4所述的晶體管最優(yōu)化方法，其中在所述第一步驟中，對一個晶體管計算在同一個折疊段數(shù)中稍微改變尺寸時的性能改善度和改變折疊段數(shù)時的性能改善度。
8.一種晶體管最優(yōu)化方法，是在集成電路的設(shè)計中，使構(gòu)成該集成電路的晶體管最優(yōu)化的方法，其中包括對一個晶體管求出每一個折疊段數(shù)下的延遲和面積間的相關(guān)曲線的步驟；根據(jù)所求得的多條相關(guān)曲線和相關(guān)曲線所共有的切線，來畫出一條假想的最優(yōu)化相關(guān)曲線的步驟；以及按照所述最優(yōu)化相關(guān)曲線，使所述一個晶體管的尺寸及折疊段數(shù)最優(yōu)化的步驟。
9.一種集成電路的布局設(shè)計方法，其中包括根據(jù)表示集成電路的網(wǎng)絡(luò)清單，并以所述集成電路的性能及面積作指標(biāo)，將每個晶體管的最佳尺寸及折疊段數(shù)同時決定下來的步驟；和按照所決定的尺寸及折疊段數(shù)來配置各晶體管，以生成所述集成電路的布局的步驟。
10.一種晶體管最優(yōu)化裝置，是在集成電路的設(shè)計中，使構(gòu)成該集成電路的晶體管最優(yōu)化的裝置，其中使用對一個晶體管尺寸設(shè)定了多個折疊段數(shù)的折疊模型，在滿足所給定的設(shè)計要求的范圍內(nèi)，使晶體管的尺寸及折疊段數(shù)最優(yōu)化。
11.一種記錄媒體，記錄有在集成電路的設(shè)計中，令計算機使構(gòu)成該集成電路的晶體管最優(yōu)化的程序，該程序包括使用對一個晶體管尺寸設(shè)定了多個折疊段數(shù)的折疊模型，在滿足所給定的設(shè)計要求的范圍內(nèi)，使晶體管的尺寸及折疊段數(shù)最優(yōu)化的步驟。
12.一種集成電路的布局設(shè)計裝置，其中包括根據(jù)表示集成電路的網(wǎng)絡(luò)清單，并以所述集成電路的性能及面積作指標(biāo)，將每個晶體管的最佳尺寸及折疊段數(shù)同時決定下來的手段；和按照所決定的尺寸及折疊段數(shù)來配置各晶體管，以生成所述集成電路的布局的手段。
13.一種記錄媒體，記錄有使計算機執(zhí)行集成電路的布局設(shè)計的程序，該程序包括根據(jù)表示集成電路的網(wǎng)絡(luò)清單，并以所述集成電路的性能及面積作指標(biāo)，將每個晶體管的最佳尺寸及折疊段數(shù)同時決定下來的步驟；和按照所決定的尺寸及折疊段數(shù)來配置各晶體管，以生成所述集成電路的布局的步驟。
14.一種集成電路，其中包括按照權(quán)利要求1所述的晶體管最優(yōu)化方法，尺寸及折疊段數(shù)得以最優(yōu)化的晶體管。
全文摘要
使用對一個晶體管尺寸設(shè)定了多個折疊段數(shù)的折疊模型,以使晶體管的尺寸及折疊段數(shù)最優(yōu)化。在所述折疊模型中,若將晶體管尺寸W的下限值定為W0,配置區(qū)域的高度定為H0,便能在滿足:W/H0≤N≤W/W0的范圍內(nèi),任意地設(shè)定折疊段數(shù)N。通過使用該折疊模型而在滿足所給出的設(shè)計要求的范圍內(nèi),將晶體管的尺寸和折疊段數(shù)一起最優(yōu)化,就能設(shè)計成在面積及性能等方面更優(yōu)良的集成電路。
文檔編號G06F17/50GK1268771SQ0010309
公開日2000年10月4日 申請日期2000年2月24日 優(yōu)先權(quán)日1999年3月1日
發(fā)明者田中正和, 福井正博 申請人:松下電器產(chǎn)業(yè)株式會社