一種多dsp并行處理系統(tǒng)及其處理方法
【專利摘要】本發(fā)明提供了一種多DSP并行處理系統(tǒng)及其處理方法，具有N級(jí)信號(hào)處理板，提升了信號(hào)處理能力，F(xiàn)PGA選用XC6VLX130T，DSP選用ADSP?TS201，DSP之間的數(shù)據(jù)通信采用高速鏈路口完成，高度并行，數(shù)據(jù)傳輸能力強(qiáng)，DSP連接的SDRAM具有極高的數(shù)據(jù)吞吐量，通過(guò)并口實(shí)現(xiàn)之間的數(shù)據(jù)傳輸，數(shù)據(jù)傳輸速率高。
【專利說(shuō)明】
一種多DSP并行處理系統(tǒng)及其處理方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及信號(hào)處理技術(shù)領(lǐng)域，尤其涉及一種多DSP并行處理系統(tǒng)及其處理方法。
【背景技術(shù)】
[0002] 隨著雷達(dá)技術(shù)的發(fā)展，越來(lái)越多的雷達(dá)信號(hào)處理將在數(shù)字域完成，大帶寬高分辨 力、多種信號(hào)處理方式的采用，使得實(shí)時(shí)信號(hào)處理對(duì)數(shù)據(jù)的處理速度大大提高。傳統(tǒng)基于任 務(wù)(設(shè)計(jì)者針對(duì)應(yīng)用背景確定算法流程，決定相應(yīng)的系統(tǒng)結(jié)構(gòu)，再將結(jié)構(gòu)劃分為模塊進(jìn)行電 路設(shè)計(jì)）的雷達(dá)信號(hào)處理機(jī)越來(lái)越暴露出其功能單一，通用性差，軟件算法升級(jí)困難的缺 點(diǎn)。
[0003] 超高處理能力，突出的數(shù)據(jù)交互能力，良好的通用性和可擴(kuò)展性已成為現(xiàn)代雷達(dá) 信號(hào)處理機(jī)的特點(diǎn)。數(shù)字信號(hào)處理(DSP)芯片具有處理能力強(qiáng)、應(yīng)用靈活的特點(diǎn)，常作為雷 達(dá)信號(hào)處理機(jī)的核心處理器，但隨著對(duì)處理能力的要求的不斷提高，單片DSP已遠(yuǎn)遠(yuǎn)不能滿 足要求。因此，本領(lǐng)域亟需一種運(yùn)算速度快、處理能力強(qiáng)的數(shù)據(jù)處理系統(tǒng)。

【發(fā)明內(nèi)容】

[0004] (一)要解決的技術(shù)問(wèn)題
[0005] 為了解決現(xiàn)有技術(shù)存在的上述問(wèn)題，本發(fā)明提供了一種多DSP并行處理系統(tǒng)及其 處理方法。
[0006] (二)技術(shù)方案
[0007] 本發(fā)明提供了一種多DSP并行處理系統(tǒng)，包括:N級(jí)信號(hào)處理板，相鄰兩級(jí)信號(hào)處理 板之間通過(guò)數(shù)據(jù)接口連接;其中，每級(jí)信號(hào)處理板包括一FPGA以及M片DSP，所述FPGA接收上 一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，所述M片DSP對(duì)數(shù)據(jù)進(jìn)行并行處理，所述FPGA將處理后的數(shù)據(jù) 傳輸至下一級(jí)信號(hào)處理板，其中，1彡N<100,2彡MS10。
[0008] 優(yōu)選地，所述M取4，所述FPGA與四片DPS的鏈路口連接，每一片DSP均通過(guò)鏈路口與 其他三片DSP的鏈路口連接;所述FPGA將接收到的數(shù)據(jù)通過(guò)鏈路口傳輸給DSP1，所述DSP1將 數(shù)據(jù)通過(guò)鏈路口傳輸給DSP2、DSP3和DSP4，所述DSP1、DSP2、DSP3和DSP4對(duì)數(shù)據(jù)進(jìn)行并行處 理，所述DSP2、DSP3和DSP4將處理后的數(shù)據(jù)傳輸給所述DSP1，所述DSP1將DSP1、DSP2、DSP3和 DSP4處理后的數(shù)據(jù)傳輸給所述FPGA，所述FPGA將處理后的數(shù)據(jù)傳輸至下一級(jí)信號(hào)處理板。
[0009] 優(yōu)選地，所述FPGA選用XC6VLX130T;和/或所述DSP選用ADSP-TS201。
[0010] 優(yōu)選地，所述FPGA連接一片F(xiàn)LASH芯片，用于存儲(chǔ)FPGA程序;和/或所述DSP4連接一 片F(xiàn)LASH芯片，用于存儲(chǔ)DSP程序和系統(tǒng)參數(shù);所述FLASH芯片選用M29W640FT60ZA6;和/或所 述DSP3和DSP4分別外接一組SDRAM，各擴(kuò)展出4G片外存儲(chǔ)空間，用于存儲(chǔ)臨時(shí)數(shù)據(jù)。
[0011]優(yōu)選地，所述FPGA連接有一發(fā)送并口和一接收并口，上一級(jí)信號(hào)處理板的發(fā)送并 口連接下一級(jí)信號(hào)處理板的接收并口，F(xiàn)PGA通過(guò)接收并口接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù) 據(jù)，將處理后的數(shù)據(jù)通過(guò)發(fā)送并口傳輸至下一級(jí)信號(hào)處理板。
[0012]優(yōu)選地，所述FPGA連接一異步串行接口，所述異步串行接口與外部設(shè)備連接，進(jìn)行 視頻數(shù)據(jù)的存儲(chǔ)；和/或所述FPGA連接一422接口，實(shí)現(xiàn)與PC之間的串行通信；和/或所述 FPGA連接一PCIE接口和/或一網(wǎng)口，用于將處理后的數(shù)據(jù)發(fā)送給上位機(jī)。
[0013 ] 優(yōu)選地，所述FPGA連接電源芯片，實(shí)現(xiàn)DSP的如下上電順序:DSP的內(nèi)核電壓VDD-A 最先上電，10電壓后上電，VDD-DRAM最后上電。
[0014]優(yōu)選地，還包括CY2308-1H時(shí)鐘模塊，其將輸入時(shí)鐘信號(hào)分成8條相位頻率完全相 同的時(shí)鐘信號(hào)，其中四路時(shí)鐘信號(hào)提供給DSP，其中兩路提供給SDRAM，其中一路提供給 FPGA〇
[0015]本發(fā)明還提供了一種基于上述多DSP并行處理系統(tǒng)的多DSP并行處理方法，包括： 步驟A:初始化多DSP并行處理系統(tǒng)；步驟B:對(duì)所述多DSP并行處理系統(tǒng)進(jìn)行配置;步驟C:每 級(jí)信號(hào)處理板的FPGA接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，并將數(shù)據(jù)傳輸給該級(jí)信號(hào)處理板 的第一DSP;以及步驟D:第一DSP將數(shù)據(jù)傳輸給該級(jí)信號(hào)處理板的其他DSP，所有DSP對(duì)數(shù)據(jù) 進(jìn)行并行處理，并將處理后的數(shù)據(jù)回傳給FPGA;步驟E: FPGA將處理后的數(shù)據(jù)傳輸至下一級(jí) 信號(hào)處理板。
[0016] 10、如權(quán)利要求9所述的多DSP并行處理方法，其特征在于，所述步驟C具體包括：
[0017]每級(jí)信號(hào)處理板的FPGA通過(guò)并口接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，并將數(shù)據(jù)通 過(guò)鏈路口傳輸給該級(jí)信號(hào)處理板的DSP1;
[0018]優(yōu)選地，所述步驟D具體包括:DSP1將數(shù)據(jù)通過(guò)鏈路口傳輸給該級(jí)信號(hào)處理板的 03卩2、03?3、03?4,03?1、03?2、03?3、03?4對(duì)數(shù)據(jù)進(jìn)行并行處理，并將處理后的數(shù)據(jù)回傳給 FPGA〇
[0019](三)有益效果
[0020]從上述技術(shù)方案可以看出，本發(fā)明的一種多DSP并行處理系統(tǒng)及其處理方法具有 以下有益效果：
[0021] (1)具有N級(jí)信號(hào)處理板，極大地提升了信號(hào)處理能力，可實(shí)現(xiàn)高速和高復(fù)雜度的 數(shù)據(jù)處理；
[0022] (2)FPGA選用XC6VLX130T，XC6VLX130T性價(jià)比高、內(nèi)部資源豐富、宏單元數(shù)量多； [0023] (3 )DSP選用ADSP-TS201，ADSP-TS201運(yùn)算速度快、提供高性能靜態(tài)超標(biāo)量DSP操 作，專門優(yōu)化適用于通信和需要多DSP處理器的應(yīng)用;DSP算法和I/O性能優(yōu)異，指令集非常 靈活，支持高級(jí)語(yǔ)言的DSP結(jié)構(gòu)，便于DSP編程;可擴(kuò)展為多處理器系統(tǒng)，連接時(shí)僅需很低的 通信開銷，極大地提高了多DSP并行處理系統(tǒng)的數(shù)據(jù)處理速度和能力；
[0024] (4) DSP之間的數(shù)據(jù)通信采用高速鏈路口完成，雙向數(shù)據(jù)傳輸率可達(dá)lGB/s，實(shí)現(xiàn)無(wú) 縫連接，避免了總線仲裁問(wèn)題，具有同時(shí)處理很多不同的任務(wù)的能力，高度并行，數(shù)據(jù)傳輸 能力強(qiáng)，靈活性好；
[0025] (5 )DSP連接的FLASH芯片保存有數(shù)據(jù)處理的參數(shù)，提高了系統(tǒng)數(shù)據(jù)處理速度；
[0026] (6)FLASH芯片選用M29W640FT 60ZA6,其功耗低、容量大、速度快、掉電后可以保留 信息、可以在線編程寫入，可以按頁(yè)連續(xù)字節(jié)寫入，讀出速度高，與EEPR0M相比，其具有更優(yōu) 越的性能和更低的價(jià)格；
[0027] (7)DSP連接的采用的SDRAM具有極高的數(shù)據(jù)吞吐量，DSP具有SDRAM存儲(chǔ)器，簡(jiǎn)化了 SDRAM的接口，不用外接電路和考慮時(shí)序；
[0028] (8)通過(guò)并口實(shí)現(xiàn)之間的數(shù)據(jù)傳輸，數(shù)據(jù)傳輸速率高，可以實(shí)現(xiàn)3.2Gbps的數(shù)據(jù)傳 輸速率；
[0029] (9)FPGA的PCIE接口提供了彡3Gbit/s速率的高速數(shù)據(jù)傳輸接口，實(shí)現(xiàn)了板間高速 流水?dāng)?shù)據(jù)處理；
[0030] (10)通過(guò)時(shí)鐘匹配器件分配時(shí)鐘信號(hào)，避免時(shí)鐘信號(hào)因反射而對(duì)其他時(shí)鐘造成影 響，保證了各器件時(shí)鐘同步。
【附圖說(shuō)明】
[0031] 圖1為本發(fā)明實(shí)施例的多DSP并行處理系統(tǒng)結(jié)構(gòu)示意圖；
[0032]圖2是本發(fā)明實(shí)施例的ADSP-TS201的時(shí)鐘關(guān)系圖；
[0033] 圖3是本發(fā)明實(shí)施例的控制軟件界面圖；
[0034] 圖4是本發(fā)明實(shí)施例的PCIe模塊結(jié)構(gòu)圖；
[0035] 圖5是本發(fā)明實(shí)施例的FPGA與DPS的連接關(guān)系圖；
[0036]圖6是本發(fā)明實(shí)施例的鏈路口結(jié)構(gòu)圖。
[0037]圖7是本發(fā)明實(shí)施例的DSP與SDRAM的連接關(guān)系圖；
[0038]圖8是本發(fā)明實(shí)施例的多DSP并行處理方法流程圖。
【具體實(shí)施方式】
[0039] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照 附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。
[0040] 參見(jiàn)圖1，本發(fā)明第一實(shí)施例提供了一種多DSP并行處理系統(tǒng)，其包括N級(jí)信號(hào)處理 板，相鄰兩級(jí)信號(hào)處理板之間通過(guò)數(shù)據(jù)接口連接，每級(jí)信號(hào)處理板包括一 FPGA以及M片DSP， FPGA接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，M片DSP對(duì)數(shù)據(jù)進(jìn)行并行處理，F(xiàn)PGA將處理后的數(shù) 據(jù)傳輸至下一級(jí)信號(hào)處理板，其中，100，2SIVK10。
[0041] 其中，第一級(jí)信號(hào)處理板的FPGA接收原始數(shù)據(jù)，M片DSP對(duì)數(shù)據(jù)進(jìn)行并行處理后， FPGA將處理后的數(shù)據(jù)傳輸至第二級(jí)信號(hào)處理板;第N級(jí)信號(hào)處理板接收第N-1級(jí)信號(hào)處理板 傳輸?shù)臄?shù)據(jù)，M片DSP對(duì)數(shù)據(jù)進(jìn)行并行處理，得到目標(biāo)數(shù)據(jù)。
[0042]優(yōu)選地，所述M取4，F(xiàn)PGA與其中一片DSP通過(guò)數(shù)據(jù)總線連接，該片DSP與其他三片 DSP通過(guò)數(shù)據(jù)總線連接，F(xiàn)PGA將接收到的數(shù)據(jù)傳輸給該片DSP，該片DSP將數(shù)據(jù)傳輸給其他三 片DSP，四片DSP對(duì)數(shù)據(jù)進(jìn)行并行處理，其他三片DSP將處理后的數(shù)據(jù)傳輸給該片DSP，該片 DSP將四片DSP處理后的數(shù)據(jù)傳輸給FPGA，F(xiàn)PGA將處理后的數(shù)據(jù)傳輸至下一級(jí)信號(hào)處理板。 [0043] 進(jìn)一步地，所述FPGA選用XC6VLX130T，XC6VLX130T性價(jià)比高、內(nèi)部資源豐富、宏單 元數(shù)量多。DSP選用ADSP-TS201，ADSP-TS201運(yùn)算速度快、提供高性能靜態(tài)超標(biāo)量DSP操作， 專門優(yōu)化適用于通信和需要多DSP處理器的應(yīng)用；DSP算法和I/O性能優(yōu)異，指令集非常靈 活，支持高級(jí)語(yǔ)言的DSP結(jié)構(gòu)，便于DSP編程;可擴(kuò)展為多處理器系統(tǒng)，連接時(shí)僅需很低的通 信開銷，是一款高性能的DSP芯片，極大地提高了多DSP并行處理系統(tǒng)的數(shù)據(jù)處理速度和能 力。
[0044] FPGA與四片DPS的鏈路口連接，每一片DSP均通過(guò)鏈路口與其他三片DSP的鏈路口 連接;FPGA將接收到的數(shù)據(jù)通過(guò)鏈路口傳輸給DSP1，DSP1將數(shù)據(jù)通過(guò)鏈路口傳輸給DSP2、 DSP3和03?4,03?1、03?2、03?3和03?4對(duì)數(shù)據(jù)進(jìn)行并行處理，03?2、03?3和03?4將處理后的數(shù) 據(jù)傳輸給DSP1，DSP1將DSP1、DSP2、DSP3和DSP4處理后的數(shù)據(jù)傳輸給FPGA，F(xiàn)PGA將處理后的 數(shù)據(jù)傳輸至下一級(jí)信號(hào)處理板。本實(shí)施中FPGA與DPS的連接關(guān)系如圖5所示。
[0045] 在本實(shí)施例中，F(xiàn)PGA芯片完成DSP上電控制、與DSP進(jìn)行鏈路口通信、PCI Express 總線通信、以太網(wǎng)口通信，并行總線通信，422總線通信，系統(tǒng)復(fù)位，ASI總線通信等功能。 [0046] ADSP-TS201 有4個(gè)全雙工鏈路口通信口，采用LVDS(Low Voltage Differential Signaling)電路，提供額外的4位全雙向I/O能力，每個(gè)鏈路口都有一個(gè)接收通道和一個(gè)發(fā) 送通道，均可獨(dú)立地進(jìn)行接收和發(fā)送操作，即以雙倍速率（最高為CCLK時(shí)鐘的上升和下降 沿)鎖存數(shù)據(jù)，即可以通過(guò)處理器核訪問(wèn)，也可以通過(guò)DMA的方式進(jìn)行訪問(wèn)。ADSP-TS201采用 LVDS進(jìn)行數(shù)據(jù)傳輸，相對(duì)于ADSP-TS101等其他DSP，可以使鏈路口工作在更高的時(shí)鐘頻率， 獲得更高的數(shù)據(jù)傳輸速率，以提高處理器的性能。鏈路口結(jié)構(gòu)圖如圖6所示。
[0047] 優(yōu)選地，將ADSP-TS201的鏈路口數(shù)據(jù)寬度設(shè)置為1位，或者在ADSP-TS201的TMR0E 和VDD_I0之間加一個(gè)500 Q的上拉電阻，將鏈路口數(shù)據(jù)寬度設(shè)置為4位。
[0048]優(yōu)選地，鏈路口接收方靠近管腳配置100 Q的終端匹配電阻，使得鏈路口正常工作 并進(jìn)行高速的鏈路口數(shù)據(jù)傳輸。
[0049] 優(yōu)選地，在PCB板上，鏈路口時(shí)鐘信號(hào)線應(yīng)放在四組LVDS線之間，以適應(yīng)高速4-bit 操作;LVDS線之間的距離盡量大，長(zhǎng)度盡量短，過(guò)孔盡量少;將LVDS線單獨(dú)置于一層，且放于 PCB的底層或頂層；電源層或地層位于LVDS線下方，也可以把LVDS線放在電源層和接地層的 夾層中。
[0050] 本發(fā)明第一實(shí)施例提供了一種多DSP并行處理系統(tǒng)，具有N級(jí)信號(hào)處理板，極大地 提升了信號(hào)處理能力，可實(shí)現(xiàn)高速和高復(fù)雜度的數(shù)據(jù)處理。采用了獨(dú)享總線的結(jié)構(gòu)，四片 DSP的外部數(shù)據(jù)總線和地址總線相互獨(dú)立，互不影響，相互之間的數(shù)據(jù)通信采用高速鏈路口 完成，使得多處理器系統(tǒng)適合同時(shí)處理很多不同的任務(wù)，高度并行，靈活性強(qiáng)。本處理系統(tǒng) 方案更好地利用了芯片的特點(diǎn)，使電路功能更加豐富全面，有利于完成數(shù)字信號(hào)處理模塊 的功能。
[0051] 本發(fā)明第一實(shí)施例提供了一種多DSP并行處理系統(tǒng)，四片DSP之間的數(shù)據(jù)通信采用 高速鏈路口完成，在內(nèi)核時(shí)鐘為500MHz時(shí)，單向數(shù)據(jù)傳輸最高可達(dá)55MB/S，雙向數(shù)據(jù)傳輸率 可達(dá)lGB/s。而如果使用用高速外部總線耦合方式，即使采用100MHz的SCLK，64位總線口，用 最快的流水操作協(xié)議，不加任何等待周期，雙向數(shù)據(jù)傳輸速率僅為800MB/S，由此可見(jiàn)，鏈路 口的點(diǎn)對(duì)點(diǎn)通信具有很高的傳輸可靠性。四片DSP之間的數(shù)據(jù)通信采用高速鏈路口完成，僅 需要鏈路口實(shí)現(xiàn)DSP片間通信，就可以實(shí)現(xiàn)無(wú)縫連接，并且避免了總線仲裁問(wèn)題。
[0052] 其中，F(xiàn)PGA連接一片F(xiàn)LASH芯片，F(xiàn)LASH芯片存儲(chǔ)FPGA程序;DSP4連接一片F(xiàn)LASH芯 片，F(xiàn)LASH芯片存儲(chǔ)DSP程序和系統(tǒng)參數(shù)，該FLASH芯片為8Mbit X 8位的64Mb FLASH存儲(chǔ)器， FLASH的片選信號(hào)與DSP4的為涵?和瓦涵)在FPGA中進(jìn)行邏輯與操作后連接。多DSP并行處理 系統(tǒng)的DSP需要執(zhí)行FFT、FIR等一系列數(shù)字信號(hào)處理運(yùn)算，這些算法需要一些蝶形系數(shù)和窗 口參數(shù)，如果使用時(shí)重新用公式計(jì)算，會(huì)大大降低系統(tǒng)的運(yùn)算速度，DSP4連接的FLASH芯片 還保存有數(shù)據(jù)處理的參數(shù)，來(lái)提高系統(tǒng)整體運(yùn)行速度。
[0053] DSP4設(shè)置為主引導(dǎo)模式，DSP4通過(guò)引導(dǎo)FLASH加載程序，其引腳涵冢引腳接低，且 其引腳互(瓦和屈作為輸出分別連接FLASH的片選和輸出使能，F(xiàn)LASH的8位數(shù)據(jù)線連接 DSP4 的 DATA0 ~DATA7，實(shí)現(xiàn) DSP4 的 FLASH 加載。
[0054] DSP1、DSP2和DSP3設(shè)置為鏈路口引導(dǎo)模式，通過(guò)鏈路口加載程序，DSP1、DSP2和 DSP3的任一個(gè)鏈路口均能用于引導(dǎo)，鏈路口引導(dǎo)使用該鏈路口的DMA通道，DSP1、DSP2和 DSP3的.似,/5引腳接尚，及1愁引腳在復(fù)位時(shí)為尚電平狀態(tài)，復(fù)位之后進(jìn)入空閑狀態(tài)，等待著 鏈路口啟動(dòng)，從DSP4的鏈路口加載程序。
[0055] 優(yōu)選地，F(xiàn)LASH芯片選用STMicroelectronics公司的M29W640FT60ZA6,該芯片具有 功耗低、容量大、速度快、掉電后可以保留信息、可以在線編程寫入等優(yōu)點(diǎn)，并且可以按頁(yè)連 續(xù)字節(jié)寫入，讀出速度高，與EEPR0M相比，其具有更優(yōu)越的性能和更低的價(jià)格。
[0056] 其中，DSP3和DSP4承擔(dān)主要的數(shù)據(jù)處理任務(wù)，其數(shù)據(jù)處理量大于DSP1和DSP2，DSP3 和DSP4分別外接8片、每片512Mbit的64位SDRAM，擴(kuò)展出4G片外存儲(chǔ)空間，用于存儲(chǔ)臨時(shí)數(shù) 據(jù)，擴(kuò)大處理能力。SDRAM 選用 IS42S16320B;ADSP-TS201 的:〇 管理 IS42S16320B，其 SDA10管腳連接IS42S16320B的A10,在正常讀寫操作時(shí)，該引腳為地址信號(hào)，當(dāng)IS42S16320B 刷新計(jì)數(shù)滿時(shí)，ADSP-TS201通過(guò)該引腳向IS42S16320B發(fā)出刷新命令信號(hào)，ADSP-TS201地址 線中的A14、A13 與 IS42S16320B 的 BA1、BA0 相連接，用于 IS42S16320B 的組選擇。DSP 與 SDRAM 的連接關(guān)系如圖7所示。
[0057]相對(duì)于與傳統(tǒng)的DRAM，SDRAM使用同步接口，按照系統(tǒng)時(shí)鐘頻率每個(gè)周期傳輸一 次，具有極高的數(shù)據(jù)吞吐量。ADSP-TS201具有SDRAM存儲(chǔ)器，極大地方便了 SDRAM的接口設(shè) 計(jì)，不用外接電路和考慮時(shí)序，其中控制線和數(shù)據(jù)線可以直接連接，而地址線則要根據(jù)具體 的使用特點(diǎn)來(lái)判斷調(diào)整，只需要對(duì)控制寄存器SDRC0N進(jìn)行簡(jiǎn)單的初始化設(shè)置即可。
[0058] SDRAM也可由多個(gè)DSP所共享，多個(gè)DSP輸出的SDRAM控制信號(hào)線互聯(lián)，SDRAM的輸入 信號(hào)由主DSP驅(qū)動(dòng)，從DSP檢測(cè)輸入信號(hào)，使得ADSP-TS201對(duì)SDRAM的刷新計(jì)數(shù)保證同步，防 止在總線權(quán)交接時(shí)進(jìn)行不必要的刷新操作。
[0059]其中，F(xiàn)PGA連接有一發(fā)送并口和一接收并口，上一級(jí)信號(hào)處理板的發(fā)送并口連接 下一級(jí)信號(hào)處理板的接收并口，F(xiàn)PGA通過(guò)接收并口接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，將 處理后的數(shù)據(jù)通過(guò)發(fā)送并口傳輸至下一級(jí)信號(hào)處理板。
[0060] 在FPGA內(nèi)部開辟兩個(gè)FIFO進(jìn)行乒乓操作，用于緩存數(shù)據(jù)，數(shù)據(jù)通過(guò)并口傳入FPGA 后，在FPGA內(nèi)部的FIFO緩存，然后把數(shù)據(jù)發(fā)送給DSP1進(jìn)行數(shù)據(jù)處理，實(shí)現(xiàn)了數(shù)據(jù)的不間斷流 水操作。優(yōu)選地，采用時(shí)鐘為100MHz的32b i t的并口，實(shí)現(xiàn)3.2Gbps的數(shù)據(jù)傳輸速率。
[0061] 其中，F(xiàn)PGA連接一異步串行接口（ASI Asynchronous Serial Interface)接口， ASI接□與外部設(shè)備(例如記錄器)連接，進(jìn)行視頻數(shù)據(jù)的存儲(chǔ)。ASI接□具有高速、可靠、準(zhǔn) 確、可熱插拔的優(yōu)點(diǎn)。
[0062] 其中，F(xiàn)PGA連接一422接口，優(yōu)選MAX3491ESD芯片與FPGA連接，實(shí)現(xiàn)422串行通信數(shù) 據(jù)收發(fā);PC通過(guò)422接口與系統(tǒng)進(jìn)行通信，實(shí)現(xiàn)主控命令加載、觀測(cè)系統(tǒng)狀態(tài)、與主控進(jìn)行指 令和數(shù)據(jù)的交互、狀態(tài)檢測(cè)、DSP程序加載、參數(shù)設(shè)置等。
[0063]其中，F(xiàn)PGA連接一 PCIE接口，用于將處理后的數(shù)據(jù)發(fā)送給上位機(jī)，上位機(jī)對(duì)處理后 的數(shù)據(jù)做進(jìn)一步處理。M29W640FT內(nèi)部具有PCIe模塊，該P(yáng)CIe模塊結(jié)構(gòu)圖如圖4所示，最左端 虛線框內(nèi)為FPGA的內(nèi)部模塊，中間實(shí)線框內(nèi)為FPGA的PCI e模塊，右邊虛線框內(nèi)為FPGA互連 的上位機(jī)。PCIe模塊包括PCI Express接口模塊、GTX收發(fā)器、Block RAM、時(shí)鐘模塊和復(fù)位模 塊，其中PCI Express接口模塊由V6 FPGA內(nèi)置硬核實(shí)現(xiàn)，負(fù)責(zé)協(xié)議邏輯;GTX收發(fā)器包括DMA 控制器、發(fā)送邏輯和接收邏輯模塊;Block RAM包括發(fā)送緩存和接收緩存模塊;時(shí)鐘模塊負(fù) 責(zé)提供精準(zhǔn)的時(shí)鐘，復(fù)位模塊用于提供復(fù)位信號(hào)，PCIE接口提供了多3Gbit/s速率的高速數(shù) 據(jù)傳輸接口，實(shí)現(xiàn)了板間高速流水?dāng)?shù)據(jù)處理。
[0064] 其中，F(xiàn)PGA連接一網(wǎng)口，用于將處理后的數(shù)據(jù)發(fā)送給上位機(jī)，上位機(jī)對(duì)處理后的數(shù) 據(jù)做進(jìn)一步處理。優(yōu)選以太網(wǎng)口控制芯片88E1111-XX-RCJ1C000，F(xiàn)PGA內(nèi)部的Ethernet MACs模塊與以太網(wǎng)口控制芯片連接，實(shí)現(xiàn)數(shù)據(jù)的高速網(wǎng)口傳輸。
[0065] 其中，多DSP并行處理系統(tǒng)的每一級(jí)信號(hào)處理板還包括電源芯片，用于為信號(hào)處理 板供電。
[0066] ADSP-TS201內(nèi)核VDD采用低電壓，大電流的工作方式，內(nèi)核電流高達(dá)2A以上，電源 輸出電流能力應(yīng)在3A以上，此時(shí)ADSP-TS201總的內(nèi)部功率約為2W，芯片功耗較大。經(jīng)過(guò)綜合 考慮，電源芯片選擇PTH08T250WAD，其單片可輸出最高50A的電流，輸出電壓范圍為0.7-3.6V，滿足四片DSP同時(shí)工作于最大功耗狀態(tài)。
[0067]模擬PLL電源VDD-A為DSP內(nèi)部的鎖相環(huán)和倍頻電路供電，每個(gè)DSP芯片均添加了去 耦電路，用于對(duì)VDD-A進(jìn)行濾波。VDD、VSS與VDD-A的任意兩者之間通過(guò)一個(gè)10uH電感相連， VDD、VSS與VDD-A分別通過(guò)lyF電容接地，靠近VSS和VDD-A設(shè)置一個(gè)或兩個(gè)InF高頻表貼電 容，VDD-A在PCB上的引線遠(yuǎn)離噪聲源，通過(guò)上述去耦電路對(duì)電源濾波，提高了電源的穩(wěn)定性 和質(zhì)量。
[0068] 所有DSP共用VDD-I0,選用PTH08T230WAD芯片為外部端口、鏈路口、與外部管腳輸 出驅(qū)動(dòng)器和邏輯相關(guān)的電路、FPGA的10 口驅(qū)動(dòng)供電，外部I/0的電流值約為4A。
[0069] ADSP-TS201的內(nèi)部DRAM處理器通過(guò)外部電壓源供電，VDD-DRAM電源的電壓要求取 決于DSP的操作頻率，對(duì)于500MHz速度等級(jí)的設(shè)備，VDD-DRAM需要1.50V的電源，選用 PTH08T230WAD開關(guān)電源為四片DSP的VDD-DRAM供電。
[0070] ADSP-TS201的供電電源設(shè)置有旁路電容去耦，旁路電容盡量靠近電源引腳，DSP的 VDD_DRAM電源在其引腳附近至少放置6個(gè)InF的高頻旁路電容、2個(gè)10nF電容和4個(gè)O.luF電 容。
[0071] FPGA連接電源芯片，用于DSP的上電控制。采用M0S管的通斷和電容的充電時(shí)間來(lái) 控制上電的先后順序，具體包括:利用M0S管的導(dǎo)通特性作為控制信號(hào)，1.0V先上電，然后 1.0V作為2.5V上電的使能控制，2.5V作為1.5V的上電控制，實(shí)現(xiàn)逐級(jí)上電，保證了DSP的內(nèi) 核電壓VDD-A的1.0V最先上電，10電壓VDD-I0的2.5V后上電，VDD-DRAM的1.5V最后上電。 [0072]其中，多DSP并行處理系統(tǒng)的每一級(jí)信號(hào)處理板還包括復(fù)位芯片，用于為信號(hào)處理 板提供復(fù)位信號(hào)。ADSP-TS201芯片對(duì)復(fù)位信號(hào)要求是:在內(nèi)核電壓、PLL供電、I/O電壓、系統(tǒng) 和內(nèi)核時(shí)鐘以及初始化引腳全部穩(wěn)定后，保持2ms的低電平。選用MAX708復(fù)位芯片，該芯片 結(jié)構(gòu)簡(jiǎn)單，功能豐富，具有手動(dòng)復(fù)位功能，可隨時(shí)進(jìn)行人工復(fù)位，是一款性價(jià)比很高的復(fù)位 芯片。
[0073]信號(hào)處理板還設(shè)置了外部復(fù)位按鍵與LED燈，用于標(biāo)識(shí)系統(tǒng)程序的運(yùn)行狀態(tài)。
[0074]其中，多DSP并行處理系統(tǒng)的每一級(jí)信號(hào)處理板還包括時(shí)鐘模塊，選用CY2308-1H 時(shí)鐘匹配器件，其將輸入時(shí)鐘信號(hào)分成8條相位頻率完全相同的時(shí)鐘信號(hào)，其中四路時(shí)鐘信 號(hào)提供給DSP，其中兩路提供給SDRAM，其中一路提供給FPGA，這樣可以避免任一時(shí)鐘信號(hào)因 反射而對(duì)其他時(shí)鐘造成影響，保證了各器件時(shí)鐘同步。
[0075]如圖2所示，ADSP-TS201的系統(tǒng)時(shí)鐘有四種，它們分別是：系統(tǒng)時(shí)鐘（SCLK)、內(nèi)核時(shí) 鐘(CCLK)、外設(shè)總線時(shí)鐘（SOCCLK)和鏈路口輸出時(shí)鐘(LxCLKOUT)。其中系統(tǒng)時(shí)鐘為外部總 線口提供時(shí)鐘，并且作為外部總線信號(hào)的AC規(guī)范參考。內(nèi)核時(shí)鐘為內(nèi)核、內(nèi)部總線、存儲(chǔ)器 以及鏈路口提供時(shí)鐘，CCLK = SCLK X SCLKRATx，其中SCLKRATx的取值范圍為4~12。外設(shè)總 線時(shí)鐘，即S0C總線工作頻率，等于1 /2 X CCLK。鏈路口輸出時(shí)鐘等于CCLK/CR，其中CR為 LCTLx中速度的設(shè)置位，取其值范圍為1~4。
[0076]根據(jù)對(duì)外部總線口速度和CCLK、指令執(zhí)行速度等因素的綜合考慮，在本實(shí)施例中， SCLK取100MHz，用于設(shè)置PLL的時(shí)鐘倍率的N值由三個(gè)外接引腳SCLKRAT2-0決定，這三個(gè)引 腳連接的上拉電阻（內(nèi)部有弱下拉電阻)焊接與否可調(diào)整倍頻系數(shù)大小，此系數(shù)在默認(rèn)狀態(tài) 下取5，這時(shí)內(nèi)核時(shí)鐘可由SCLK倍頻產(chǎn)生，即內(nèi)核時(shí)鐘CCLK = N X SCLK = 500MHz。
[0077]如圖8所示，本發(fā)明第二實(shí)施例提供了一種利用第一實(shí)施例的多DSP并行處理系統(tǒng) 的多DSP并行處理方法，其包括：
[0078]步驟A:初始化多DSP并行處理系統(tǒng)。
[0079]步驟A具體包括：多DSP并行處理系統(tǒng)的信號(hào)處理板上電，F(xiàn)PGA控制DSP的上電順 序，配置復(fù)位信號(hào)與時(shí)鐘信號(hào)。
[0080] 步驟B:對(duì)多DSP并行處理系統(tǒng)進(jìn)行配置。
[00811 步驟B具體包括:PC通過(guò)422接口向多DSP并行處理系統(tǒng)加載命令，設(shè)置多DSP并行 處理系統(tǒng)參數(shù)。PC端通過(guò)對(duì)應(yīng)的軟件來(lái)對(duì)系統(tǒng)進(jìn)行和控制，軟件界面圖如圖3所示。
[0082]步驟C:每級(jí)信號(hào)處理板的FPGA接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，并將數(shù)據(jù)傳輸 給該級(jí)信號(hào)處理板的第一 DSP。
[0083]步驟C具體包括:每級(jí)信號(hào)處理板的FPGA通過(guò)并口接收上一級(jí)信號(hào)處理板傳輸?shù)?數(shù)據(jù)，并將數(shù)據(jù)通過(guò)鏈路口傳輸給該級(jí)信號(hào)處理板的DSP1。
[0084]其中，第一級(jí)信號(hào)處理板的FPGA接收原始數(shù)據(jù)。
[0085]步驟D:第一 DSP將數(shù)據(jù)傳輸給該級(jí)信號(hào)處理板的其他DSP，所有DSP對(duì)數(shù)據(jù)進(jìn)行并 行處理，并將處理后的數(shù)據(jù)回傳給FPGA。
[0086] 步驟D具體包括：DSP1將數(shù)據(jù)通過(guò)鏈路口傳輸給該級(jí)信號(hào)處理板的DSP2、DSP3、 DSP4，DSP1、DSP2、DSP3、DSP4對(duì)數(shù)據(jù)進(jìn)行并行處理，并將處理后的數(shù)據(jù)回傳給FPGA。
[0087] 步驟E:FPGA將處理后的數(shù)據(jù)傳輸至下一級(jí)信號(hào)處理板。
[0088] 步驟E具體包括:FPGA將處理后的數(shù)據(jù)通過(guò)并口傳輸至下一級(jí)信號(hào)處理板。
[0089]其中，第N級(jí)信號(hào)處理板得到的是目標(biāo)數(shù)據(jù)，F(xiàn)PGA將目標(biāo)數(shù)據(jù)輸出至上位機(jī)。
[0090] 其中，在多DSP并行處理方法執(zhí)行過(guò)程中，PC通過(guò)可通過(guò)422接口與系統(tǒng)進(jìn)行通信， 進(jìn)行系統(tǒng)狀態(tài)觀測(cè)、與主控進(jìn)行指令和數(shù)據(jù)交互、狀態(tài)檢測(cè)等。
[0091]至此，已經(jīng)結(jié)合附圖對(duì)本實(shí)施例進(jìn)行了詳細(xì)描述。依據(jù)以上描述，本領(lǐng)域技術(shù)人員 應(yīng)當(dāng)對(duì)本發(fā)明的多DSP并行處理系統(tǒng)及其處理方法有了清楚的認(rèn)識(shí)。
[0092]需要說(shuō)明的是，在附圖或說(shuō)明書正文中，未繪示或描述的實(shí)現(xiàn)方式，均為所屬技術(shù) 領(lǐng)域中普通技術(shù)人員所知的形式，并未進(jìn)行詳細(xì)說(shuō)明。此外，上述對(duì)各元件的定義并不僅限 于實(shí)施例中提到的各種具體結(jié)構(gòu)、形狀或方式，本領(lǐng)域普通技術(shù)人員可對(duì)其進(jìn)行簡(jiǎn)單地更 改或替換，例如：
[0093] (l)FPGA和DSP還可以選用其他型號(hào)的芯片；
[0094] (2)實(shí)施例中提到的方向用語(yǔ)，例如"上"、"下"、"前"、"后"、"左"、"右"等，僅是參 考附圖的方向，并非用來(lái)限制本發(fā)明的保護(hù)范圍；
[0095] (3)上述實(shí)施例可基于設(shè)計(jì)及可靠度的考慮，彼此混合搭配使用或與其他實(shí)施例 混合搭配使用，即不同實(shí)施例中的技術(shù)特征可以自由組合形成更多的實(shí)施例。
[0096]綜上所述，本發(fā)明的一種多DSP并行處理系統(tǒng)及其處理方法，具有N級(jí)信號(hào)處理板， 極大地提升了信號(hào)處理能力，可實(shí)現(xiàn)高速和高復(fù)雜度的數(shù)據(jù)處理;FPGA選用XC6VLX130T， XC6VLX130T性價(jià)比高、內(nèi)部資源豐富、宏單元數(shù)量多；DSP選用ADSP-TS201，ADSP-TS201運(yùn)算 速度快、提供高性能靜態(tài)超標(biāo)量DSP操作，專門優(yōu)化適用于通信和需要多DSP處理器的應(yīng)用； DSP算法和I/O性能優(yōu)異，指令集非常靈活，支持高級(jí)語(yǔ)言的DSP結(jié)構(gòu)，便于DSP編程;可擴(kuò)展 為多處理器系統(tǒng)，連接時(shí)僅需很低的通信開銷，極大地提高了多DSP并行處理系統(tǒng)的數(shù)據(jù)處 理速度和能力;DSP之間的數(shù)據(jù)通信采用高速鏈路口完成，雙向數(shù)據(jù)傳輸率可達(dá)lGB/s，實(shí)現(xiàn) 無(wú)縫連接，避免了總線仲裁問(wèn)題，具有同時(shí)處理很多不同的任務(wù)的能力，高度并行，數(shù)據(jù)傳 輸能力強(qiáng)，靈活性好;DSP連接的FLASH芯片保存有數(shù)據(jù)處理的參數(shù)，提高了系統(tǒng)數(shù)據(jù)處理速 度;FLASH芯片選用M29W640FT 60ZA6,其功耗低、容量大、速度快、掉電后可以保留信息、可 以在線編程寫入，可以按頁(yè)連續(xù)字節(jié)寫入，讀出速度高，與EEPR0M相比，其具有更優(yōu)越的性 能和更低的價(jià)格;DSP連接的采用的SDRAM具有極高的數(shù)據(jù)吞吐量，DSP具有SDRAM存儲(chǔ)器，簡(jiǎn) 化了SDRAM的接口，不用外接電路和考慮時(shí)序;通過(guò)并口實(shí)現(xiàn)之間的數(shù)據(jù)傳輸，數(shù)據(jù)傳輸速 率高，可以實(shí)現(xiàn)3.2Gbps的數(shù)據(jù)傳輸速率;FPGA的PCIE接口提供了多3Gbit/s速率的高速數(shù) 據(jù)傳輸接口，實(shí)現(xiàn)了板間高速流水?dāng)?shù)據(jù)處理;通過(guò)時(shí)鐘匹配器件分配時(shí)鐘信號(hào)，避免時(shí)鐘信 號(hào)因反射而對(duì)其他時(shí)鐘造成影響，保證了各器件時(shí)鐘同步。
[0097]以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳 細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保 護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1. 一種多DSP并行處理系統(tǒng)，其特征在于，包括:N級(jí)信號(hào)處理板，相鄰兩級(jí)信號(hào)處理板 之間通過(guò)數(shù)據(jù)接口連接;其中， 每級(jí)信號(hào)處理板包括一 FPGA以及M片DSP，所述FPGA接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù) 據(jù)，所述M片DSP對(duì)數(shù)據(jù)進(jìn)行并行處理，所述FPGA將處理后的數(shù)據(jù)傳輸至下一級(jí)信號(hào)處理板， 其中，1彡N彡100，2彡M彡10。2. 如權(quán)利要求1所述的多DSP并行處理系統(tǒng)，其特征在于，所述M取4,所述FPGA與四片 DPS的鏈路口連接，每一片DSP均通過(guò)鏈路口與其他三片DSP的鏈路口連接； 所述FPGA將接收到的數(shù)據(jù)通過(guò)鏈路口傳輸給DSPl，所述DSPl將數(shù)據(jù)通過(guò)鏈路口傳輸給 DSP2、DSP3和DSP4,所述DSP1、DSP2、DSP3和DSP4對(duì)數(shù)據(jù)進(jìn)行并行處理，所述DSP2、DSP3和 DSP4將處理后的數(shù)據(jù)傳輸給所述DSPl，所述DSPl將DSPl、DSP2、DSP3和DSP4處理后的數(shù)據(jù)傳 輸給所述FPGA，所述FPGA將處理后的數(shù)據(jù)傳輸至下一級(jí)信號(hào)處理板。3. 如權(quán)利要求2所述的多DSP并行處理系統(tǒng)，其特征在于，所述FPGA選用XC6VLX130T; 和/或所述DSP選用ADSP-TS201。4. 如權(quán)利要求2所述的多DSP并行處理系統(tǒng)，其特征在于，所述FPGA連接一片F(xiàn)LASH芯 片，用于存儲(chǔ)FPGA程序;和/或所述DSP4連接一片F(xiàn)LASH芯片，用于存儲(chǔ)DSP程序和系統(tǒng)參數(shù)； 所述FLASH芯片選用M29W640FT60ZA6;和/或所述DSP3和DSP4分別外接一組SDRAM，各擴(kuò)展出 4G片外存儲(chǔ)空間，用于存儲(chǔ)臨時(shí)數(shù)據(jù)。5. 如權(quán)利要求1所述的多DSP并行處理系統(tǒng)，其特征在于，所述FPGA連接有一發(fā)送并口 和一接收并口，上一級(jí)信號(hào)處理板的發(fā)送并口連接下一級(jí)信號(hào)處理板的接收并口，F(xiàn)PGA通 過(guò)接收并口接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，將處理后的數(shù)據(jù)通過(guò)發(fā)送并口傳輸至下一 級(jí)信號(hào)處理板。6. 如權(quán)利要求1所述的多DSP并行處理系統(tǒng)，其特征在于，所述FPGA連接一異步串行接 口，所述異步串行接口與外部設(shè)備連接，進(jìn)行視頻數(shù)據(jù)的存儲(chǔ);和/或所述FPGA連接一422接 口，實(shí)現(xiàn)與PC之間的串行通信;和/或所述FPGA連接一PCIE接口和/或一網(wǎng)口，用于將處理后 的數(shù)據(jù)發(fā)送給上位機(jī)。7. 如權(quán)利要求1所述的多DSP并行處理系統(tǒng)，其特征在于，所述FPGA連接電源芯片，實(shí)現(xiàn) DSP的如下上電順序:DSP的內(nèi)核電壓VDD-A最先上電，IO電壓后上電，VDD-DRAM最后上電。8. 如權(quán)利要求4所述的多DSP并行處理系統(tǒng)，其特征在于，還包括CY2308-1H時(shí)鐘模塊， 其將輸入時(shí)鐘信號(hào)分成8條相位頻率完全相同的時(shí)鐘信號(hào)，其中四路時(shí)鐘信號(hào)提供給DSP， 其中兩路提供給SDRAM，其中一路提供給FPGA。9. 一種基于權(quán)利要求1至8中任一項(xiàng)權(quán)利要求所述的多DSP并行處理系統(tǒng)的多DSP并行 處理方法，其特征在于，包括： 步驟A:初始化多DSP并行處理系統(tǒng)； 步驟B:對(duì)所述多DSP并行處理系統(tǒng)進(jìn)行配置； 步驟C:每級(jí)信號(hào)處理板的FPGA接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，并將數(shù)據(jù)傳輸給該 級(jí)信號(hào)處理板的第一DSP;以及 步驟D:第一 DSP將數(shù)據(jù)傳輸給該級(jí)信號(hào)處理板的其他DSP，所有DSP對(duì)數(shù)據(jù)進(jìn)行并行處 理，并將處理后的數(shù)據(jù)回傳給FPGA; 步驟E:FPGA將處理后的數(shù)據(jù)傳輸至下一級(jí)信號(hào)處理板。10.如權(quán)利要求9所述的多DSP并行處理方法，其特征在于，所述步驟C具體包括： 每級(jí)信號(hào)處理板的FPGA通過(guò)并口接收上一級(jí)信號(hào)處理板傳輸?shù)臄?shù)據(jù)，并將數(shù)據(jù)通過(guò)鏈 路口傳輸給該級(jí)信號(hào)處理板的DSPl; 所述步驟D具體包括:DSPl將數(shù)據(jù)通過(guò)鏈路口傳輸給該級(jí)信號(hào)處理板的DSP2、DSP3、 03卩4,03?1、03?2、03?3、03?4對(duì)數(shù)據(jù)進(jìn)行并行處理，并將處理后的數(shù)據(jù)回傳給??6八。
【文檔編號(hào)】G05B19/042GK105892359SQ201610273044
【公開日】2016年8月24日
【申請(qǐng)日】2016年4月28日
【發(fā)明人】秦于華, 王曉亮, 王巖飛, 劉暢, 劉飛
【申請(qǐng)人】中國(guó)科學(xué)院電子學(xué)研究所