基于fpga的并行配置電路的制作方法
【專利摘要】本實用新型涉及一種基于FPGA的并行配置電路，所述電路包括配置控制模塊、多個緩存模塊和配置鏈組，所述配置鏈組包括多個配置鏈；所述配置控制模塊與所述多個緩存模塊中的每個緩存模塊并行連接，所述每個緩存模塊與所述配置鏈組中的每個配置鏈串行連接；所述配置控制模塊在閾值時間內(nèi)將數(shù)據(jù)信息發(fā)送給所述多個緩存模塊中的每個緩存模塊；所述每個緩存模塊將接收到的所述數(shù)據(jù)信息發(fā)送給相應的所述配置鏈；所述配置鏈將所述數(shù)據(jù)信息進行配置。本實用新型的配置控制模塊可以同時配置多個配置鏈，也可以根據(jù)需要對所需的配置鏈進行選擇。
【專利說明】 基于FPGA的并行配置電路

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種集成電路，特別是涉及一種基于FPGA的并行配置電路。

【背景技術(shù)】
[0002]在現(xiàn)場可編程門陣列(Field — Programmable Gate Array,FPGA)芯片中，數(shù)量較多的控制比特分布于FPGA芯片中的各個部分，占用面積大，從而對控制比特進行讀寫時造成不必要的麻煩。
[0003]通常，多個控制比特通過串聯(lián)的方式組成配置鏈，在FPGA芯片中，存在大量的配置鏈。圖1為現(xiàn)有技術(shù)的串行配置電路圖，如圖1所示，配置控制模塊與配置鏈串行連接，配置控制模塊將數(shù)據(jù)傳送給配置鏈時，由于配置鏈中的控制比特采用的是I比特的串行方式連接，從而造成配置時間較長。圖2為現(xiàn)有技術(shù)的并行配置電路圖，如圖2所示，配置控制模塊與配置鏈采用并行方式連接，但是這樣會造成配置控制模塊和配置鏈數(shù)據(jù)率不匹配的問題，如果要使兩者匹配，需要通過提高配置鏈時鐘的頻率。雖然通過提高配置鏈時鐘的頻率會提高配置速度，但是這樣會對配置鏈的時序提出更高的要求，從而增加了設(shè)計難度，也增加了功耗和面積。
實用新型內(nèi)容
[0004]本實用新型的目的是為了解決配置鏈配置時間過長以及配置控制模塊和配置鏈數(shù)據(jù)率不匹配的問題。
[0005]為實現(xiàn)上述目的，本實用新型提供了一種基于FPGA的并行配置電路。該電路包括配置控制模塊、多個緩存模塊和配置鏈組，所述配置鏈組包括多個配置鏈；
[0006]所述配置控制模塊與所述多個緩存模塊中的每個緩存模塊并行連接，所述每個緩存模塊與所述配置鏈組中的每個配置鏈串行連接；
[0007]所述配置控制模塊在閾值時間內(nèi)將數(shù)據(jù)信息發(fā)送給所述多個緩存模塊中的每個緩存模塊；所述每個緩存模塊將接收到的所述數(shù)據(jù)信息發(fā)送給相應的所述配置鏈；所述配置鏈將所述數(shù)據(jù)信息進行配置。
[0008]進一步地，所述每個配置鏈包括多個控制比特，每個控制比特采用第一位寬的串行方式連接。
[0009]本實用新型的有益效果:(I)實現(xiàn)簡單。本實用新型中各個配置鏈中的控制比特仍然采用I比特的串行方式連接。
[0010](2)應用靈活。本實用新型中配置控制模塊可以同時配置多個配置鏈，也可以根據(jù)需要對所需的配置鏈進行選擇。
[0011](3)便于重用。不同規(guī)模的FPGA可以根據(jù)需要進行選擇所需的配置鏈，并且不同規(guī)模的FPGA可以采用相同的配置電路，從而減少設(shè)計和驗證時間。

【專利附圖】

【附圖說明】
[0012]圖1為現(xiàn)有技術(shù)的串行配置電路圖；
[0013]圖2為現(xiàn)有技術(shù)的并行配置電路圖；
[0014]圖3為本實用新型實施例提供的基于FPGA的并行配置電路示意圖；
[0015]圖4為本實用新型實施例提供的基于FPGA的并行配置方法流程圖。

【具體實施方式】
[0016]下面通過附圖和實施例，對本實用新型的技術(shù)方案做進一步的詳細描述。
[0017]圖3為本實用新型實施例提供的基于FPGA的并行配置電路示意圖。如圖3所示，該電路包括配置控制模塊、多個緩存模塊和配置鏈組，配置鏈組包括多個配置鏈；
[0018]配置控制模塊與多個緩存模塊中的每個緩存模塊并行連接，每個緩存模塊與配置鏈組中的每個配置鏈串行連接；
[0019]配置控制模塊在閾值時間內(nèi)將數(shù)據(jù)信息發(fā)送給多個緩存模塊中的每個緩存模塊；每個緩存模塊將接收到的數(shù)據(jù)信息發(fā)送給相應的配置鏈；配置鏈將數(shù)據(jù)信息進行配置。
[0020]進一步地，每個配置鏈包括多個控制比特，每個控制比特采用第一位寬的串行方式連接。配置控制模塊將數(shù)據(jù)發(fā)送給緩存模塊時，可以采用時分復用的方法，如在^時間內(nèi)將數(shù)據(jù)發(fā)送給第一緩存模塊，第一緩存模塊在^時間內(nèi)接收完數(shù)據(jù)之后，第一緩存模塊將數(shù)據(jù)發(fā)送給與第一緩存模塊對應的配置鏈，并且在t2時間內(nèi)配置控制模塊將數(shù)據(jù)再發(fā)送給第二緩存模塊，第二緩存模塊在t2時間內(nèi)接收完數(shù)據(jù)之后，第二緩存模塊將數(shù)據(jù)發(fā)送給與第二緩存模塊對應的配置鏈，第一緩存模塊與第二緩存模塊接收到的數(shù)據(jù)是完全不同的，直到在一定時間內(nèi)配置控制模塊將數(shù)據(jù)發(fā)送給各個緩存模塊，各個緩存模塊再將接收到的數(shù)據(jù)發(fā)送給各個緩存模塊對應的配置鏈，從而實現(xiàn)各個配置鏈的并行配置。
[0021]配置控制模塊可以同時控制至少一個配置鏈，也可以根據(jù)需要從中選擇所需的配置鏈。不同規(guī)模的FPGA都可以使用這個設(shè)計方法，并且不同規(guī)模的FPGA芯片可以采用相同的配置電路，從而減少了設(shè)計和驗證時間。
[0022]圖4為本實用新型實施例提供的基于FPGA的并行配置方法流程圖。該方法包括以下步驟:
[0023]步驟401，配置控制模塊在閾值時間內(nèi)將數(shù)據(jù)信息發(fā)送給多個緩存模塊中的每個緩存模塊。
[0024]步驟402，每個緩存模塊將接收到的數(shù)據(jù)信息發(fā)送給相應的配置鏈。
[0025]步驟403，配置鏈將數(shù)據(jù)信息進行配置。
[0026]以上所述的【具體實施方式】，對本實用新型的目的、技術(shù)方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本實用新型的【具體實施方式】而已，并不用于限定本實用新型的保護范圍，凡在本實用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本實用新型的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種基于FPGA的并行配置電路，其特征在于，所述電路包括配置控制模塊、多個緩存模塊和配置鏈組，所述配置鏈組包括多個配置鏈； 所述配置控制模塊與所述多個緩存模塊中的每個緩存模塊并行連接，所述每個緩存模塊與所述配置鏈組中的每個配置鏈串行連接； 所述配置控制模塊在閾值時間內(nèi)將數(shù)據(jù)信息發(fā)送給所述多個緩存模塊中的每個緩存模塊；所述每個緩存模塊將接收到的所述數(shù)據(jù)信息發(fā)送給相應的所述配置鏈；所述配置鏈將所述數(shù)據(jù)信息進行配置。
2.根據(jù)權(quán)利要求1所述的基于FPGA的并行配置電路，其特征在于，所述每個配置鏈包括多個控制比特，每個控制比特采用第一位寬的串行方式連接。
【文檔編號】G05B19/042GK203941417SQ201420400443
【公開日】2014年11月12日 申請日期:2014年7月18日 優(yōu)先權(quán)日:2014年7月18日
【發(fā)明者】王宏宇, 孫楠楠, 劉明 申請人:京微雅格（北京）科技有限公司