專利名稱：一種非帶隙電壓基準(zhǔn)源的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于電子技術(shù)領(lǐng)域，特別涉及一種電壓基準(zhǔn)源(Voltage Reference) 的設(shè)計(jì)。
背景技術(shù)：
電壓基準(zhǔn)源廣泛應(yīng)用于振蕩器、鎖相環(huán)(PLL，Phase-Locked Loop)和數(shù)據(jù)轉(zhuǎn)換器等各種模擬和數(shù)?；旌霞呻娐分?，其基準(zhǔn)電壓的溫度系數(shù)(TC，Temperature Coefficient)和電源抑制比(PSRR, Power Supply Rejection Ratio)很大程度上決定了系統(tǒng)性能的優(yōu)劣?；赩be和熱電壓Vt如附圖1所示，由于誤差放大器的鉗位作用，使得Vx與Vy兩
點(diǎn)的電壓基本相等，即Vx = Vy = Vbe2，同時(shí)，兩邊電路中的電流也相等，則有
V -V V XnN T-T - BE2 BEl - T1X-1Y- ----~-~
JiT由于G=—，則電流為正比于絕對(duì)溫度(PTAT，Proporational To Absolute
q
Temperature)電流，此電流經(jīng)過(guò)電流鏡的鏡像以后，便成為整個(gè)芯片的偏置電流。根據(jù)電流的表達(dá)式，可以得出帶隙電壓的表達(dá)式為:VbG =IrR2=J^VrInN + Vbe2
ο由于Vt為正溫度系數(shù)，同時(shí)Vbe2為負(fù)溫度系數(shù)，合理的調(diào)節(jié)系數(shù)的大小，便
可以在一定溫度下實(shí)現(xiàn)基準(zhǔn)隨溫度的變化為零，從而為整個(gè)芯片提供了一個(gè)隨溫度變化很小的基準(zhǔn)參考電壓。然而由于Vbe的非線性，只進(jìn)行一階補(bǔ)償，基準(zhǔn)電壓的溫度系數(shù)較大，為了獲得更好的溫度特性，需對(duì)Vbe進(jìn)行高階補(bǔ)償，但這會(huì)使基準(zhǔn)源的電路更復(fù)雜，功耗更大。此外，為了使帶隙基準(zhǔn)與標(biāo)準(zhǔn)CMOS工藝兼容，從而選擇襯底PNP來(lái)產(chǎn)生VT，其中，NMOS管的閾值電壓為Vtn，PM0S管的閾值電壓為Vtp。如果選擇工作在亞閾區(qū)的MOS管得到Vt，雖然能夠?qū)崿F(xiàn)低功耗，但MOS管的亞閾區(qū)特性受工藝偏差影響較大。在文獻(xiàn)“Ka Nang Leung, Philio K. Τ. Mok A CMOS Voltage Reference Based on WeightedAVcs for CMOS Low-Dropout Linear Regulators. . IEEE J Solid-State Circuits, 2003, 38 (1) : 146-150” 也提出了基于AVes的電壓基準(zhǔn)，但溫度系數(shù)較大。同時(shí)還有人提出了基于閾值電壓的基準(zhǔn)電壓，但電路結(jié)構(gòu)復(fù)雜，工作電壓高，功耗大，并且輸出電壓為2. 67V，不便于低壓系統(tǒng)應(yīng)用。

實(shí)用新型內(nèi)容本實(shí)用新型的目的是為了解決現(xiàn)有的基準(zhǔn)電壓源存在的問(wèn)題，提出了一種非帶隙電壓基準(zhǔn)源。本實(shí)用新型的技術(shù)方案是一種非帶隙電壓基準(zhǔn)源，包括第一啟動(dòng)電路、第二啟動(dòng)電路、Vtn提取電路、Vtp提取電路和電流模基準(zhǔn)電路，其中，所述的第一啟動(dòng)電路用于使 Vtp提取電路正常工作，所述的第二啟動(dòng)電路用于使Vtn提取電路正常工作，所述Vtn提取電路用于提取正比于Vtn的電流，所述Vtp提取電路用于提取正比于Vtp的電流，所述電流?；鶞?zhǔn)電路用于鏡像正比于Vtn和Vtp的電流，產(chǎn)生基準(zhǔn)電壓。所述的Vtn提取電路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、 第一 NMOS管、第二 NMOS管、第三NMOS管和第二電阻；其中，第一 PMOS管與第三PMOS管的柵極相連，源極接電源電壓，第一 PMOS管的漏極與第二 PMOS管的源極相連，第三PMOS管的漏極與第四PMOS管的源極相連，第二、第四PMOS管的柵極相連，并且第二、第四PMOS管的柵極與漏極相連；第二 PMOS管的漏極與第一 NMOS管的漏極相連，第四PMOS管的源極與第三NMOS管的漏極相連，第一 NMOS管的源極與第二 NMOS管的漏極相連，第一 NMOS管與第二 MOS管的柵極相連，第三NMOS管的源極與第二電阻相連，第二電阻的另一端和第二 NMOS管的源極接地，并且第一、第二 NMOS管的柵極與漏及連接，第三NMOS管的源極為輸出端。所述的Vtp提取電路包括第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、 第五NMOS管、第六NMOS管、第七NMOS管和第一電阻；其中，第五PMOS管的源極和第一電阻的一端接電源電壓，第五PMOS管的漏極與第七PMOS管的源極相連，第六PMOS管的源極與第一電阻的另一端相連，第六PMOS管的漏極與第四NMOS管的漏極相連，第六PMOS管的柵極與第七PMOS管的柵極相連，第七PMOS管的漏極與第六NMOS管的漏極相連，并且第五、第七PMOS管的柵極與漏極相連；第四NMOS管的源極與第五NMOS管的漏極相連，第六NMOS管的源極與第七NMOS管的漏極相連，第四、第五的柵極相連，第五NMOS管與第七NMOS管的源極接地，二者的柵極相連，同時(shí)第四NMOS管與第五NMOS管的柵極與漏極相連。本實(shí)用新型的有益效果本實(shí)用新型提出的非帶隙電壓基準(zhǔn)源，采用Vtn提取電路和Vtp提取電路分別提取正比于Vtn的電流和正比于Vtp的電流，通過(guò)兩股電流在電流?；鶞?zhǔn)電路上進(jìn)行線性疊加，實(shí)現(xiàn)了 Vtn和Vtp的相互補(bǔ)償，進(jìn)而產(chǎn)生零溫度系數(shù)的基準(zhǔn)電壓。本實(shí)用新型利用PMOS和NMOS閾值電壓的線性化，得到零溫度系數(shù)的電壓基準(zhǔn)，使得電壓基準(zhǔn)源克服了傳統(tǒng)基準(zhǔn)源中Vbe非線性溫度的影響。

線圖。
線圖
圖1為傳統(tǒng)的帶隙基準(zhǔn)電壓基準(zhǔn)源原理圖。 圖2本實(shí)用新型的電壓基準(zhǔn)源的結(jié)構(gòu)框圖。 圖3為本實(shí)用新型的電壓基準(zhǔn)源的電路原理圖。 圖4為本實(shí)用新型的電壓基準(zhǔn)源的閾值電壓的提取電路。 圖5為本實(shí)用新型的電壓基準(zhǔn)源的等效示意圖。
圖6為本實(shí)用新型實(shí)施例的電壓基準(zhǔn)源的Vx的溫度特性和dVx/dT的溫度特性曲
圖7為本實(shí)用新型實(shí)施例的電壓基準(zhǔn)源的Vx的溫度特性和dVx/dT的溫度特性曲
圖8為本實(shí)用新型實(shí)施例的電壓基準(zhǔn)源的電源抑制比示意圖。 圖9為本實(shí)用新型實(shí)施例的電壓基準(zhǔn)源的溫度特性曲線圖。
具體實(shí)施方式

以下結(jié)合附圖和具體實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步闡述。本實(shí)用新型所設(shè)計(jì)的非帶隙電壓基準(zhǔn)源結(jié)構(gòu)框圖如圖2所示，包括第一啟動(dòng)電路 101、第二啟動(dòng)電路102、Vtn提取電路103、Vtp提取電路104和電流?；鶞?zhǔn)電路105，其中， 所述的第一啟動(dòng)電路101用于使Vtp提取電路104正常工作，所述的第二啟動(dòng)電路102用于使Vtn提取電路103正常工作，所述Vtn提取電路103用于提取正比于Vtn的電流，所述 Vtp提取電路104用于提取正比于Vtp的電流，所述電流?；鶞?zhǔn)電路105用于鏡像正比于 Vtn和Vtp的電流，產(chǎn)生基準(zhǔn)電壓。啟動(dòng)電路只在電路上電時(shí)發(fā)揮作用，當(dāng)電路啟動(dòng)完成以后，啟動(dòng)模塊停止工作，避免了啟動(dòng)電路對(duì)后面電路的影響。啟動(dòng)電路使得Vtp和Vtn提取電路正常工作，提取正比于Vtn和Vtp的電流。電流?；鶞?zhǔn)電路主要是鏡像正比于Vth的電流，通過(guò)兩股電流在電阻上的線性疊加，實(shí)現(xiàn)Vtn和Vtp的補(bǔ)償，產(chǎn)生基準(zhǔn)電壓。如圖3所示，第一啟動(dòng)電路101和第二啟動(dòng)電路102分別由五個(gè)晶體管構(gòu)成。啟動(dòng)電路結(jié)構(gòu)簡(jiǎn)單有效。第一啟動(dòng)電路101的四個(gè)晶體管MS1、MS2、MS3和MS4為反相器接法，四個(gè)管子的柵極連接在一起，并且柵極連接Vtp提取電路104的C點(diǎn)，以及電流模基準(zhǔn)電路的MP9管，MSl和MS2漏極連接，并與MS5的柵極相連，MS5的漏極與Vtp提取電路104 的D點(diǎn)相連。第二啟動(dòng)電路102的四個(gè)晶體管MS6、MS7、MS8和MS9為反相器接法，四個(gè)晶體管的柵極連接在一起，并且柵極連接Vtn提取電路103的B點(diǎn)，以及電流?；鶞?zhǔn)電路105 的MN8管，MS8和MS9漏極連接，并與MSlO的柵極相連，MSlO的漏極與Vtn提取電路的A點(diǎn)相連。第一啟動(dòng)電路101的N管MS2、MS3、MS4和第二啟動(dòng)電路102的P管MS6、MS7、MS8 采用三個(gè)管子串聯(lián)，是為了增加L(即MOS管的柵長(zhǎng))，合理設(shè)置反相器的翻轉(zhuǎn)點(diǎn)，使得基準(zhǔn)電路正常工作時(shí)，反相器的導(dǎo)通電流小，有助于降低功耗。電流模基準(zhǔn)電路105由兩個(gè)P管MP8、MP9，兩個(gè)N管MN8、MN9以及一個(gè)電阻R3組成，其中MP8、MP9和MN8、MN9組成CASEC0DE結(jié)構(gòu)，分別鏡像與Vtp和Vtn正比的電流，疊加在R3上產(chǎn)生基準(zhǔn)電壓。整體電路中的電阻Rl、R2和R3采用相同的高阻值電阻，可以消除電阻溫度特性對(duì)基準(zhǔn)電壓的影響，此外，高阻值電阻可以節(jié)省芯片面積，降低芯片成本。如圖4所示，Vtn提取電路103包括第一 PMOS管MPl、第二 PMOS管MP2、第三PMOS 管MP3、第四PMOS管MP4、第一 NMOS管MN1、第二 NMOS管MN2、第三NMOS管MN3和第二電阻 R2。其中，第一 PMOS管MPl與第三PMOS管MP3的柵極相連，源極接電源電壓VDD，第一 PMOS 管MPl的漏極與第二 PMOS管MP2的源極相連，第三PMOS管MP3的漏極與第四PMOS管MP4 的源極相連，第二、第四PMOS管的柵極相連，并且第二、第四PMOS管的柵極與漏極相連；第二 PMOS管MP2的漏極與第一匪OS管麗1的漏極相連，第四PMOS管MP4的源極與第三匪OS 管MN3的漏極相連，第一 NMOS管麗1的源極與第二 NMOS管麗2的漏極相連，第一 NMOS管麗1與第二 MOS管麗2的柵極相連，第三NMOS管麗3的源極與第二電阻相連，第二電阻R2 的另一端和第二 NMOS管MN2的源極接地，并且第一、第二 NMOS管的柵極與漏及連接，第三 NMOS管的源極為輸出端。通過(guò)自偏置結(jié)構(gòu)的電路產(chǎn)生與電源電壓無(wú)關(guān)的電流，MP1、MP2和MP3、MP4組成 CASC0DE結(jié)構(gòu)，使得電流鏡像更精確，有助于提高電源抑制比PSRR。其中MP3和MP4的寬長(zhǎng)比相等，MPl和MP2的寬長(zhǎng)比相等，并且MP3和MP4的寬長(zhǎng)比是MPl和MP2的4倍，從而使得流過(guò)麗1、麗2和麗3的電流為Idsi = Ids2 = 1/41^。此外，為了兼容數(shù)字CMOS工藝，麗1 和麗3的襯底都接地。為了減小襯偏效應(yīng)的影響，把麗1、麗2和麗3的寬長(zhǎng)比都設(shè)置為其它NMOS管寬長(zhǎng)比的4倍。增大寬長(zhǎng)比，可以減小麗2的Ves，此夕卜，Idsi = Ids2 = 1/4IDS3，在寬長(zhǎng)比相同的情況下，可以近一步縮小麗2的Ves和Vx的差距，使得麗1與麗3的源端電壓更加近似相等，從而減小襯偏效應(yīng)的影響。如圖4所示，Vtp提取電路104包括第五PMOS管MP5、第六PMOS管MP6、第七PMOS 管MP7、第四NMOS管MN4、第五匪OS管MN5、第六匪OS管MN6、第七匪OS管MN7和第一電阻R1。其中，第五PMOS管MP5的源極和第一電阻Rl的一端接電源電壓VDD，第五PMOS管 MP5的漏極與第七PMOS管的源極相連，第六PMOS管MP6的源極與第一電阻Rl的另一端相連，第六PMOS管MP6的漏極與第四NMOS管MN4的漏極相連，第六PMOS管MP6的柵極與第七PMOS管MP7的柵極相連，第七PMOS管MP7的漏極與第六NMOS管MN6的漏極相連，并且第五、第七PMOS管MP7的柵極與漏極相連；第四NMOS管MN4的源極與第五NMOS管麗5的漏極相連，第六NMOS管MN6的源極與第七NMOS管麗7的漏極相連，第四、第五的柵極相連， 第五NMOS管麗5與第七NMOS管麗7的源極接地，二者的柵極相連，同時(shí)第四NMOS管MN4 與第五NMOS管麗5的柵極與漏極相連。本實(shí)用新型非帶隙電壓基準(zhǔn)源采用兩種相似的電路結(jié)構(gòu)提取正比于Vtn的電流和正比于Vtp的電流，通過(guò)兩股電流在公共電阻上的線性疊加，實(shí)現(xiàn)Vtn和Vtp的相互補(bǔ)償。電路結(jié)構(gòu)簡(jiǎn)單，工作電壓低，功耗小，并且輸出電壓僅為597. 3mV，便于低壓系統(tǒng)應(yīng)用。MOS管閾值電壓的表達(dá)式為Vt =φ^+2φ -^ + γ(J2 + Vsb -公式⑴
AT7 「 ( E、I _~
_ 其中，, =風(fēng)J，(是費(fèi)米勢(shì)力，
Φ 是費(fèi)米能級(jí)，Qss是柵氧化層電荷，Cra是單位面積的柵氧化層電容，q是電子電荷量，ε 是介電常數(shù)，Na是摻雜濃度，Eg是禁帶寬度，Nc是導(dǎo)帶有效狀態(tài)密度，Nv是價(jià)帶有效狀態(tài)密度，k代表玻爾茲曼常數(shù)，T是絕對(duì)溫度。 假設(shè)Φω3、Qss和Cra與溫度無(wú)關(guān)，對(duì)閾值電壓求溫度T的導(dǎo)數(shù)有
_ Hkt脅對(duì)費(fèi)米能級(jí)求溫度T的倒數(shù)有
d0f krf 五)Λ「( E、丨,-“I = ^-涂公式⑶整理得
d0f E Sf [。。40] Ι 公式⑷把公式(4)代入公式⑵有柴=公式⑶
dT Λ2(1 及 ^f+VSB) ^f+Vsb dT[0043]假設(shè)Vsb =0，則
權(quán)利要求1.一種非帶隙電壓基準(zhǔn)源，其特征在于，包括第一啟動(dòng)電路、第二啟動(dòng)電路、Vtn提取電路、Vtp提取電路和電流模基準(zhǔn)電路，其中，所述的第一啟動(dòng)電路用于使Vtp提取電路正常工作，所述的第二啟動(dòng)電路用于使Vtn提取電路正常工作，所述Vtn提取電路用于提取正比于Vtn的電流，所述Vtp提取電路用于提取正比于Vtp的電流，所述電流?；鶞?zhǔn)電路用于鏡像正比于Vtn和Vtp的電流，產(chǎn)生基準(zhǔn)電壓。
2.根據(jù)權(quán)利要求1所述的非帶隙電壓基準(zhǔn)源，其特征在于，所述的Vtn提取電路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一匪OS管、第二匪OS管、第三匪OS 管和第二電阻；其中，第一 PMOS管與第三PMOS管的柵極相連，源極接電源電壓，第一 PMOS 管的漏極與第二 PMOS管的源極相連，第三PMOS管的漏極與第四PMOS管的源極相連，第二、 第四PMOS管的柵極相連，并且第二、第四PMOS管的柵極與漏極相連；第二 PMOS管的漏極與第一 NMOS管的漏極相連，第四PMOS管的源極與第三NMOS管的漏極相連，第一 NMOS管的源極與第二 NMOS管的漏極相連，第一 NMOS管與第二 MOS管的柵極相連，第三NMOS管的源極與第二電阻相連，第二電阻的另一端和第二 NMOS管的源極接地，并且第一、第二 NMOS管的柵極與漏及連接，第三NMOS管的源極為輸出端。
3.根據(jù)權(quán)利要求1所述的非帶隙電壓基準(zhǔn)源，其特征在于，所述的Vtp提取電路包括第五PMOS管、第六PMOS管、第七PMOS管、第四匪OS管、第五匪OS管、第六匪OS管、第七 NMOS管和第一電阻；其中，第五PMOS管的源極和第一電阻的一端接電源電壓，第五PMOS管的漏極與第七PMOS管的源極相連，第六PMOS管的源極與第一電阻的另一端相連，第六PMOS 管的漏極與第四NMOS管的漏極相連，第六PMOS管的柵極與第七PMOS管的柵極相連，第七 PMOS管的漏極與第六NMOS管的漏極相連，并且第五、第七PMOS管的柵極與漏極相連；第四 NMOS管的源極與第五NMOS管的漏極相連，第六NMOS管的源極與第七NMOS管的漏極相連， 第四、第五的柵極相連，第五NMOS管與第七NMOS管的源極接地，二者的柵極相連，同時(shí)第四 NMOS管與第五NMOS管的柵極與漏極相連。
4.根據(jù)權(quán)利要求1-3所述的任一非帶隙電壓基準(zhǔn)源，其特征在于，所述的電流?；鶞?zhǔn)電路由PMOS管MP8、MP9，NM0S管MN8、MN9以及電阻R3組成，其中PMOS管MP8、MP9和匪OS 管MN8、MN9組成CASEC0DE結(jié)構(gòu)，分別鏡像與Vtp和Vtn正比的電流，疊加在電阻R3上產(chǎn)生基準(zhǔn)電壓。
5.根據(jù)權(quán)利要求2所述的非帶隙電壓基準(zhǔn)源，其特征在于，所述的第三PMOS管和第四 PMOS管的寬長(zhǎng)比相等，第一 PMOS管和第二 PMOS管的寬長(zhǎng)比相等，并且第三PMOS管和第四 PMOS管的寬長(zhǎng)比是第一 PMOS管和第二 PMOS管的4倍。
專利摘要本實(shí)用新型公開(kāi)了一種非帶隙電壓基準(zhǔn)源。本實(shí)用新型的基準(zhǔn)電壓源，采用Vtn提取電路和Vtp提取電路分別提取正比于Vtn的電流和正比于Vtp的電流，通過(guò)兩股電流在電流模基準(zhǔn)電路上進(jìn)行線性疊加，實(shí)現(xiàn)了Vtn和Vtp的相互補(bǔ)償，進(jìn)而產(chǎn)生零溫度系數(shù)的基準(zhǔn)電壓。本實(shí)用新型利用PMOS和NMOS閾值電壓的線性化，得到零溫度系數(shù)的電壓基準(zhǔn)，使得基準(zhǔn)電壓源克服了傳統(tǒng)基準(zhǔn)源中VBE非線性溫度的影響。
文檔編號(hào)G05F1/56GK202041869SQ20112014754
公開(kāi)日2011年11月16日 申請(qǐng)日期2011年5月11日 優(yōu)先權(quán)日2011年5月11日
發(fā)明者周澤坤, 張波, 明鑫, 朱培生, 王會(huì)影, 石躍 申請(qǐng)人:電子科技大學(xué)