專利名稱：：基于iec61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片架構(gòu)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及IEEE61158標(biāo)準(zhǔn)的現(xiàn)場(chǎng)總線技術(shù)物理層通信芯片的設(shè)計(jì)，具體地說(shuō)是一種滿足現(xiàn)場(chǎng)總線通訊卡應(yīng)用需求的基于IEC61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片架構(gòu)。
背景技術(shù)：
：現(xiàn)場(chǎng)總線是用于連接生產(chǎn)現(xiàn)場(chǎng)的智能化測(cè)量、控制、顯示設(shè)備的開(kāi)放、數(shù)字化通信系統(tǒng)，具有全數(shù)字化、雙向傳輸、節(jié)省布線及控制室空間、開(kāi)放性和智能化與自治性的特點(diǎn)。目前，國(guó)外幾乎所有的大型自動(dòng)化儀表和控制系統(tǒng)廠商都在致力于現(xiàn)場(chǎng)總線技術(shù)的研究和開(kāi)發(fā)工作，不斷推出各自的現(xiàn)場(chǎng)總線產(chǎn)品。現(xiàn)場(chǎng)總線控制系統(tǒng)是新一代分布式網(wǎng)絡(luò)化控制系統(tǒng)，適用于中、大規(guī)模工業(yè)控制環(huán)境，提供過(guò)程控制、邏輯控制和批處理控制等復(fù)雜控制功能，可以廣泛應(yīng)用于冶金、石油、化工、電力、水泥、焦化、污水處理、農(nóng)業(yè)控制等行業(yè)。構(gòu)成現(xiàn)場(chǎng)總線控制系統(tǒng)的現(xiàn)場(chǎng)總線儀表、控制器、現(xiàn)場(chǎng)總線線路監(jiān)控和組態(tài)計(jì)算機(jī)都需要現(xiàn)場(chǎng)總線通信卡、通信協(xié)議軟件。因此，現(xiàn)場(chǎng)總線通訊卡、通信協(xié)議軟件是現(xiàn)場(chǎng)總線控制系統(tǒng)的基礎(chǔ)和神經(jīng)中樞。而構(gòu)成現(xiàn)場(chǎng)總線通訊卡的通信控制器芯片設(shè)計(jì)成為現(xiàn)場(chǎng)總線的核心技術(shù)之一。目前正在使用的基于IEC61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片系統(tǒng)結(jié)構(gòu)復(fù)雜，數(shù)據(jù)傳輸效率低，靜態(tài)功耗高，可靠性差，制造成本高，產(chǎn)品開(kāi)發(fā)難度大，不能很好地滿足現(xiàn)場(chǎng)總線的應(yīng)用需求。
發(fā)明內(nèi)容針對(duì)現(xiàn)有技術(shù)中存在的上述不足之處，本發(fā)明要解決的技術(shù)問(wèn)題是提供一種滿足現(xiàn)場(chǎng)總線需求的傳輸效率高、高可靠性和低成本的基于IEC61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片架構(gòu)。為解決上述技術(shù)問(wèn)題，本發(fā)明采用的技術(shù)方案是1.一種基于IEC61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片架構(gòu)，其特征在于具有內(nèi)部數(shù)據(jù)總線控制單元，在組態(tài)單元的控制下通過(guò)內(nèi)部RAM存儲(chǔ)區(qū)的緩存完成CPU數(shù)據(jù)總線到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的數(shù)據(jù)傳輸；DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元，在組態(tài)單元的控制下完成內(nèi)部數(shù)據(jù)總線控制單元內(nèi)部RAM存儲(chǔ)區(qū)的發(fā)送數(shù)據(jù)到現(xiàn)場(chǎng)總線的數(shù)據(jù)傳輸；在組態(tài)單元的控制下完成現(xiàn)場(chǎng)總線的接收數(shù)據(jù)及識(shí)別信息到內(nèi)部總線控制單元內(nèi)部RAM存儲(chǔ)區(qū)的數(shù)據(jù)傳輸；組態(tài)單元，在外部CPU的控制下，完成現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸?shù)呐渲眯畔⒌絻?nèi)部數(shù)據(jù)總線控制單元和DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的數(shù)據(jù)傳輸。所述內(nèi)部數(shù)據(jù)總線控制單元包括CPU接口模塊，將外部CPU數(shù)據(jù)總線的寫(xiě)入數(shù)據(jù)傳輸?shù)絉AM總線仲裁控制模塊，并將RAM總線仲裁控制模塊的外部CPU讀回?cái)?shù)據(jù)傳輸?shù)酵獠緾PU數(shù)據(jù)總線；RAM總線仲裁控制模塊，完成CPU接口模塊的外部CPU請(qǐng)求寫(xiě)入數(shù)據(jù)到內(nèi)部RAM存儲(chǔ)區(qū)的數(shù)據(jù)傳輸，完成外部CPU請(qǐng)求讀回?cái)?shù)據(jù)從內(nèi)部RAM存儲(chǔ)區(qū)到CPU接口模塊的數(shù)據(jù)傳輸；完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從內(nèi)部RAM存儲(chǔ)區(qū)到DMA數(shù)據(jù)傳輸控制模塊的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)及識(shí)別信息從DMA數(shù)據(jù)傳輸控制模塊到內(nèi)部RAM存儲(chǔ)區(qū)的傳輸；DMA數(shù)據(jù)傳輸控制模塊，完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從RAM總線仲裁控制模塊到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)及識(shí)別信息從DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元到RAM總線仲裁控制模塊的傳輸；內(nèi)部RAM存儲(chǔ)區(qū)，完成RAM總線仲裁控制模塊的數(shù)據(jù)存儲(chǔ)。所述DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元包括DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊，完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從內(nèi)部數(shù)據(jù)總線控制單元到發(fā)送模塊的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)從接收模塊到內(nèi)部數(shù)據(jù)總線控制單元的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)的地址識(shí)別信息從地址識(shí)別模塊到內(nèi)部數(shù)據(jù)總線控制單元的傳輸；發(fā)送模塊，將來(lái)自DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊的現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)編碼后傳輸?shù)酵獠楷F(xiàn)場(chǎng)總線；接收模塊，將外部現(xiàn)場(chǎng)總線信號(hào)解碼后的接收數(shù)據(jù)傳輸?shù)紻MA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊及地址識(shí)別模塊；地址識(shí)別模塊，將來(lái)自接收模塊的現(xiàn)場(chǎng)總線接收數(shù)據(jù)進(jìn)行地址識(shí)別處理生成識(shí)別信息并傳輸?shù)紻MA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊。本發(fā)明具有以下有益效果及優(yōu)點(diǎn)1.本發(fā)明通信芯片架構(gòu)符合IEC61158規(guī)范；支持內(nèi)/外環(huán)回，用于自診斷，便于開(kāi)發(fā)調(diào)試；2.本發(fā)明內(nèi)置3通道的DMA控制單元，對(duì)線路數(shù)據(jù)收、發(fā)進(jìn)行控制，降低了微控器負(fù)荷，提高了微控器工作效率；3.本發(fā)明內(nèi)嵌4Kbytes數(shù)據(jù)SRAM，封裝小，降低生產(chǎn)制造成本；4.本發(fā)明支持Intel、ARM微控制器接口，數(shù)據(jù)總線為8bits;支持500kHz32MHz寬時(shí)鐘輸入；5.低功耗靜態(tài)功耗60uA，符合本質(zhì)安全要求；圖1為本發(fā)明架構(gòu)框圖；圖2為本發(fā)明架構(gòu)的結(jié)構(gòu)圖；圖3為本發(fā)明的組態(tài)單元模塊連接圖；圖4為本發(fā)明的內(nèi)部數(shù)據(jù)總線控制單元模塊連接圖；圖5為本發(fā)明的DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元模塊連接圖；圖6為本發(fā)明的現(xiàn)場(chǎng)總線數(shù)據(jù)發(fā)送流程圖；圖7為本發(fā)明的現(xiàn)場(chǎng)總線數(shù)據(jù)接收流程圖。具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。如圖1所示，本發(fā)明包括內(nèi)部數(shù)據(jù)總線控制單元、DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元以及組態(tài)單元，其中內(nèi)部數(shù)據(jù)總線控制單元在組態(tài)單元的控制下通過(guò)內(nèi)部RAM存儲(chǔ)區(qū)的緩存完成外部CPU數(shù)據(jù)總線到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的數(shù)據(jù)傳輸；DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元在組態(tài)單元的控制下完成內(nèi)部數(shù)據(jù)總線控制單元內(nèi)部RAM存儲(chǔ)區(qū)的發(fā)送數(shù)據(jù)到現(xiàn)場(chǎng)總線的數(shù)據(jù)傳輸；在組態(tài)單元的控制下完成現(xiàn)場(chǎng)總線的接收數(shù)據(jù)及識(shí)別信息到內(nèi)部總線控制單元內(nèi)部RAM存儲(chǔ)區(qū)的數(shù)據(jù)傳輸；組態(tài)單元在外部CPU的控制下完成現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸?shù)呐渲眯畔⒌絻?nèi)部數(shù)據(jù)總線控制單元和DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的數(shù)據(jù)傳輸。如圖2所示，本發(fā)明的架構(gòu)的系統(tǒng)結(jié)構(gòu)包括CPU接口模塊、RAM總線仲裁控制模塊、內(nèi)部RAM存儲(chǔ)區(qū)、DMA數(shù)據(jù)傳輸控制模塊、DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊、發(fā)送模塊、接收模塊、地址識(shí)別模塊、寄存器處理模塊、中斷處理模塊、定時(shí)器模塊和時(shí)鐘模塊，其中系統(tǒng)時(shí)鐘信號(hào)SCLK、地址片選信號(hào)ADDRESS/CSN、數(shù)據(jù)信號(hào)DATA、讀寫(xiě)信號(hào)W/R和狀態(tài)信號(hào)P0_RDY連接到CPU接口模塊，CPU接口模塊通過(guò)寄存器總線信號(hào)連接到寄存器處理模塊，寄存器處理模塊通過(guò)內(nèi)部信號(hào)連接到中斷處理模塊，中斷處理模塊獲取輸入信號(hào)PIJNT，輸出信號(hào)P0_INT，寄存器處理模塊通過(guò)內(nèi)部信號(hào)連接到定時(shí)器模塊，時(shí)鐘模塊連接到定時(shí)器模塊，為定時(shí)器模塊提供振蕩信號(hào)，定時(shí)器模塊狀態(tài)信號(hào)連接到中斷處理模塊；CPU接口模塊通過(guò)CPU接口存儲(chǔ)總線信號(hào)連接到RAM總線仲裁控制模塊，RAM總線仲裁控制模塊通過(guò)RAM存儲(chǔ)總線信號(hào)連接到內(nèi)部RAM存儲(chǔ)區(qū)，RAM總線仲裁控制模塊通過(guò)DMA存儲(chǔ)總線信號(hào)連接到DMA數(shù)據(jù)傳輸控制模塊，DMA數(shù)據(jù)傳輸控制模塊通過(guò)內(nèi)部總線連接到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊，DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊通過(guò)地址識(shí)別數(shù)據(jù)總線信號(hào)連接到地址識(shí)別模塊，通過(guò)發(fā)送數(shù)據(jù)總線信號(hào)連接到發(fā)送模塊，通過(guò)信號(hào)TX_EN和TX_FFD輸出現(xiàn)場(chǎng)總線信號(hào)，接收模塊通過(guò)接收數(shù)據(jù)總線信號(hào)連接到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊，通過(guò)地址識(shí)別輸入數(shù)據(jù)總線信號(hào)連接地址識(shí)別模塊，通過(guò)RX_FFD輸入現(xiàn)場(chǎng)總線信號(hào)。如圖3所示，上述組態(tài)單元包括CPU接口模塊、寄存器處理模塊、中斷處理模塊、定時(shí)器模塊和時(shí)鐘模塊，其中CPU接口模塊通過(guò)寄存器總線將外部CPU數(shù)據(jù)總線的配置數(shù)據(jù)寫(xiě)入寄存器處理模塊，并讀回系統(tǒng)的狀態(tài)參數(shù)；寄存器處理模塊處理外部CPU的配置信息，通過(guò)內(nèi)部信號(hào)連接到內(nèi)部數(shù)據(jù)總線控制單元、DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元和定時(shí)器模塊，發(fā)出控制信號(hào)和獲取狀態(tài)信號(hào)，并輸出狀態(tài)信號(hào)到中斷處理模塊，時(shí)鐘模塊連接到定時(shí)器模塊，為定時(shí)器提供定時(shí)基準(zhǔn)時(shí)鐘。如圖4所示，上述內(nèi)部數(shù)據(jù)總線控制單元包括CPU接口模塊、RAM總線仲裁控制模塊、DMA數(shù)據(jù)傳輸控制模塊以及內(nèi)部RAM存儲(chǔ)區(qū)，其中CPU接口模塊將外部CPU數(shù)據(jù)總線的寫(xiě)入數(shù)據(jù)傳輸?shù)絉AM總線仲裁控制模塊，并將RAM總線仲裁控制模塊的外部CPU讀回?cái)?shù)據(jù)傳輸?shù)酵獠緾PU數(shù)據(jù)總線；RAM總線仲裁控制模塊完成CPU接口模塊的外部CPU請(qǐng)求寫(xiě)入數(shù)據(jù)到內(nèi)部RAM存儲(chǔ)區(qū)的數(shù)據(jù)傳輸，完成外部CPU請(qǐng)求讀回?cái)?shù)據(jù)從內(nèi)部RAM存儲(chǔ)區(qū)到CPU接口模塊的數(shù)據(jù)傳輸；完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從內(nèi)部RAM存儲(chǔ)區(qū)到DMA數(shù)據(jù)傳輸控制模塊的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)及識(shí)別信息從DMA數(shù)據(jù)傳輸控制模塊到內(nèi)部RAM存儲(chǔ)區(qū)的傳輸；DMA數(shù)據(jù)傳輸控制模塊完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從RAM總線仲裁控制模塊到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)及識(shí)別信息從DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元到RAM總線仲裁控制模塊的傳輸；內(nèi)部RAM存儲(chǔ)區(qū)，完成RAM總線仲裁控制模塊的數(shù)據(jù)存儲(chǔ)。如圖5所示，上述DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元包括DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊、發(fā)送模塊、接收模塊以及地址識(shí)別模塊，其中DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊，完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從內(nèi)部數(shù)據(jù)總線控制單元到發(fā)送模塊的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)從接收模塊到內(nèi)部數(shù)據(jù)總線控制單元的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)的地址識(shí)別信息從地址識(shí)別模塊到內(nèi)部數(shù)據(jù)總線控制單元的傳輸；發(fā)送模塊，將來(lái)自DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊的現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)編碼后傳輸?shù)酵獠楷F(xiàn)場(chǎng)總線；接收模塊，將外部現(xiàn)場(chǎng)總線信號(hào)解碼后的接收數(shù)據(jù)傳輸?shù)紻MA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊及地址識(shí)別模塊；地址識(shí)別模塊，將來(lái)自接收模塊的現(xiàn)場(chǎng)總線接收數(shù)據(jù)進(jìn)行地址識(shí)別處理生成識(shí)別信息并傳輸?shù)紻MA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊。如圖6所示，本發(fā)明的現(xiàn)場(chǎng)總線數(shù)據(jù)發(fā)送的工作過(guò)程如下外部CPU通過(guò)CPU接口模塊訪問(wèn)寄存器模塊，初始化整個(gè)芯片通信參數(shù)、時(shí)鐘設(shè)置、工作方式和現(xiàn)場(chǎng)總線通信的參數(shù)，寄存器模塊發(fā)出控制信號(hào)到內(nèi)部數(shù)據(jù)總線控制單元、DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元和中斷處理模塊，并獲取芯片工作狀態(tài)，維護(hù)芯片正常工作，使芯片進(jìn)入接收現(xiàn)場(chǎng)總線數(shù)據(jù)等待狀態(tài)。當(dāng)使能發(fā)送數(shù)據(jù)后，外部CPU通過(guò)CPU接口模塊向RAM總線仲裁控制模塊寫(xiě)入發(fā)送數(shù)據(jù)，RAM總線仲裁控制模塊在獲得內(nèi)部總線控制權(quán)后，將發(fā)送數(shù)據(jù)寫(xiě)入內(nèi)部RAM存儲(chǔ)區(qū)，外部CPU通過(guò)CPU接口模塊訪問(wèn)寄存器模塊啟動(dòng)數(shù)據(jù)發(fā)送，發(fā)送模塊向DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊發(fā)出數(shù)據(jù)傳輸請(qǐng)求，由DMA數(shù)據(jù)傳輸控制模塊控制將發(fā)送數(shù)據(jù)從內(nèi)部RAM存儲(chǔ)區(qū)經(jīng)由RAM總線仲裁控制模塊讀出并經(jīng)DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊傳輸?shù)桨l(fā)送模塊，編碼發(fā)送數(shù)據(jù)到外部現(xiàn)場(chǎng)總線，往復(fù)直至完成全部發(fā)送數(shù)據(jù)傳輸，并給出狀態(tài)信息到寄存器模塊，輸出狀態(tài)信息到中斷處理模塊。如圖7所示，本發(fā)明的現(xiàn)場(chǎng)總線數(shù)據(jù)接收的工作過(guò)程如下外部CPU通過(guò)CPU接口模塊訪問(wèn)寄存器模塊，初始化整個(gè)芯片通信參數(shù)、時(shí)鐘設(shè)置、工作方式和現(xiàn)場(chǎng)總線通信的參數(shù)，寄存器模塊發(fā)出控制信號(hào)到內(nèi)部數(shù)據(jù)總線控制單元、DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元和中斷處理模塊，并獲取芯片工作狀態(tài)，維護(hù)芯片正常工作，使芯片進(jìn)入接收現(xiàn)場(chǎng)總線數(shù)據(jù)等待狀態(tài)。接收模塊通過(guò)RX_FFD接收到現(xiàn)場(chǎng)總線上數(shù)據(jù)信號(hào)，解碼轉(zhuǎn)換后通過(guò)接收數(shù)據(jù)總線傳輸?shù)紻MA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊，DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊經(jīng)DMA數(shù)據(jù)傳輸控制模塊傳輸?shù)絉AM總線仲裁控制模塊，經(jīng)RAM總線仲裁控制模塊仲裁處理后，將接收數(shù)據(jù)寫(xiě)入內(nèi)部RAM存儲(chǔ)區(qū)，往復(fù)直至全部數(shù)據(jù)接收完成，并給出狀態(tài)信息到寄存器模塊，輸出狀態(tài)信息到中斷處理模塊，如果寄存器模塊使能地址識(shí)別和幀控，接收模塊傳輸現(xiàn)場(chǎng)總線接收數(shù)據(jù)到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊的同時(shí)，還要經(jīng)地址識(shí)別輸入數(shù)據(jù)總線傳輸接收數(shù)據(jù)到地址識(shí)別模塊，進(jìn)行地址識(shí)別和幀控檢測(cè)，地址識(shí)別模塊通過(guò)地址識(shí)別數(shù)據(jù)總線向DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊請(qǐng)求讀地址識(shí)別和幀控信息，DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊通過(guò)DMA數(shù)據(jù)傳輸控制模塊訪問(wèn)RAM總線仲裁控制模塊，經(jīng)仲裁處理后，從內(nèi)部RAM存儲(chǔ)區(qū)讀出地址識(shí)別和幀控信息到地址識(shí)別模塊，地址識(shí)別模塊進(jìn)行地址識(shí)別和幀控匹配，往復(fù)直至整個(gè)識(shí)別匹配工作完成，并給出狀態(tài)信息到寄存器模塊，輸出狀態(tài)信息到中斷處理模塊，外部CPU收到中斷信號(hào)，通過(guò)CPU接口模塊訪問(wèn)寄存器模塊獲取接收狀態(tài)信息，然后，通過(guò)CPU接口模塊訪問(wèn)RAM總線仲裁控制模塊，經(jīng)仲裁獲得總線控制權(quán)，從內(nèi)部RAM區(qū)讀回全部接收數(shù)據(jù)和地址幀控識(shí)別信息。目前，基于IEEE61158標(biāo)準(zhǔn)芯片特性比較<table>tableseeoriginaldocumentpage7</column></row><table>通過(guò)以上比較，本發(fā)明架構(gòu)可以更好的滿足現(xiàn)場(chǎng)總線通訊卡的應(yīng)用需求。權(quán)利要求一種基于IEC61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片架構(gòu)，其特征在于具有內(nèi)部數(shù)據(jù)總線控制單元，在組態(tài)單元的控制下通過(guò)內(nèi)部RAM存儲(chǔ)區(qū)的緩存完成CPU數(shù)據(jù)總線到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的數(shù)據(jù)傳輸；DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元，在組態(tài)單元的控制下完成內(nèi)部數(shù)據(jù)總線控制單元內(nèi)部RAM存儲(chǔ)區(qū)的發(fā)送數(shù)據(jù)到現(xiàn)場(chǎng)總線的數(shù)據(jù)傳輸；在組態(tài)單元的控制下完成現(xiàn)場(chǎng)總線的接收數(shù)據(jù)及識(shí)別信息到內(nèi)部總線控制單元內(nèi)部RAM存儲(chǔ)區(qū)的數(shù)據(jù)傳輸；組態(tài)單元，在外部CPU的控制下，完成現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸?shù)呐渲眯畔⒌絻?nèi)部數(shù)據(jù)總線控制單元和DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的數(shù)據(jù)傳輸。2.按權(quán)利要求1所述的基于IEC61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片架構(gòu)，其特征在于所述內(nèi)部數(shù)據(jù)總線控制單元包括CPU接口模塊，將外部CPU數(shù)據(jù)總線的寫(xiě)入數(shù)據(jù)傳輸?shù)絉AM總線仲裁控制模塊，并將RAM總線仲裁控制模塊的外部CPU讀回?cái)?shù)據(jù)傳輸?shù)酵獠緾PU數(shù)據(jù)總線；RAM總線仲裁控制模塊，完成CPU接口模塊的外部CPU請(qǐng)求寫(xiě)入數(shù)據(jù)到內(nèi)部RAM存儲(chǔ)區(qū)的數(shù)據(jù)傳輸，完成外部CPU請(qǐng)求讀回?cái)?shù)據(jù)從內(nèi)部RAM存儲(chǔ)區(qū)到CPU接口模塊的數(shù)據(jù)傳輸；完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從內(nèi)部RAM存儲(chǔ)區(qū)到DMA數(shù)據(jù)傳輸控制模塊的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)及識(shí)別信息從DMA數(shù)據(jù)傳輸控制模塊到內(nèi)部RAM存儲(chǔ)區(qū)的傳輸；DMA數(shù)據(jù)傳輸控制模塊，完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從RAM總線仲裁控制模塊到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)及識(shí)別信息從DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元到RAM總線仲裁控制模塊的傳輸；內(nèi)部RAM存儲(chǔ)區(qū)，完成RAM總線仲裁控制模塊的數(shù)據(jù)存儲(chǔ)。3.按權(quán)利要求1所述的基于IEC61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片架構(gòu)，其特征在于所述DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元包括DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊，完成現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)從內(nèi)部數(shù)據(jù)總線控制單元到發(fā)送模塊的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)從接收模塊到內(nèi)部數(shù)據(jù)總線控制單元的傳輸，完成現(xiàn)場(chǎng)總線接收數(shù)據(jù)的地址識(shí)別信息從地址識(shí)別模塊到內(nèi)部數(shù)據(jù)總線控制單元的傳輸；發(fā)送模塊，將來(lái)自DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊的現(xiàn)場(chǎng)總線發(fā)送數(shù)據(jù)編碼后傳輸?shù)酵獠楷F(xiàn)場(chǎng)總線；接收模塊，將外部現(xiàn)場(chǎng)總線信號(hào)解碼后的接收數(shù)據(jù)傳輸?shù)紻MA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊及地址識(shí)別模塊；地址識(shí)別模塊，將來(lái)自接收模塊的現(xiàn)場(chǎng)總線接收數(shù)據(jù)進(jìn)行地址識(shí)別處理生成識(shí)別信息并傳輸?shù)紻MA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸模塊。全文摘要本發(fā)明涉及一種基于IEC61158標(biāo)準(zhǔn)現(xiàn)場(chǎng)總線的通信芯片架構(gòu)，具有內(nèi)部數(shù)據(jù)總線控制單元，在組態(tài)單元的控制下通過(guò)內(nèi)部RAM存儲(chǔ)區(qū)的緩存完成CPU數(shù)據(jù)總線到DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的數(shù)據(jù)傳輸；DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元，在組態(tài)單元的控制下完成內(nèi)部數(shù)據(jù)總線控制單元內(nèi)部RAM存儲(chǔ)區(qū)的發(fā)送數(shù)據(jù)到現(xiàn)場(chǎng)總線的數(shù)據(jù)傳輸；在組態(tài)單元的控制下完成現(xiàn)場(chǎng)總線的接收數(shù)據(jù)及識(shí)別信息到內(nèi)部總線控制單元內(nèi)部RAM存儲(chǔ)區(qū)的數(shù)據(jù)傳輸；組態(tài)單元，在外部CPU的控制下，完成現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸?shù)呐渲眯畔⒌絻?nèi)部數(shù)據(jù)總線控制單元和DMA現(xiàn)場(chǎng)總線數(shù)據(jù)傳輸單元的數(shù)據(jù)傳輸。本發(fā)明符合IEC61158規(guī)范，便于開(kāi)發(fā)調(diào)試，提高了微控器工作效率。文檔編號(hào)G05B19/418GK101753393SQ200810229990公開(kāi)日2010年6月23日申請(qǐng)日期2008年12月19日優(yōu)先權(quán)日2008年12月19日發(fā)明者于海斌,呂巖,崔書(shū)平,楊志家,謝闖,趙雪峰申請(qǐng)人:中國(guó)科學(xué)院沈陽(yáng)自動(dòng)化研究所