本發(fā)明屬于高精度時(shí)間頻率測量技術(shù)領(lǐng)域，具體涉及基于等效細(xì)分的高精度TDC及其等效測量方法。

背景技術(shù)：

高精度時(shí)間間隔測量設(shè)備廣泛應(yīng)用于基礎(chǔ)研究和工程應(yīng)用中，然而基于FPGA實(shí)現(xiàn)的高精度時(shí)間間隔測量方法是目前研究最熱門、精度較高的時(shí)間間隔測量方法之一，基于FPGA實(shí)現(xiàn)的TDC具有實(shí)現(xiàn)周期短、成本低、靈活等特點(diǎn)。單個(gè)邏輯門、差分邏輯門及快速進(jìn)位鏈被用來實(shí)現(xiàn)高精度時(shí)間間隔測量，然而FPGA內(nèi)部單個(gè)邏輯門時(shí)延限制了基于FPGA邏輯門的TDC的測量分辨率和測量精度，為了克服這些限制因素，延時(shí)線冗余測量、延時(shí)線矩陣、Vernier延時(shí)線和多次測量等技術(shù)被用來提高基于FPGA的TDC的測量精度。

本發(fā)明提出了一種基于等效細(xì)分的高精度TDC的設(shè)計(jì)方法和時(shí)間間隔測量原理，本發(fā)明一實(shí)例中，實(shí)現(xiàn)的等效細(xì)分TDC的等效測量分辨優(yōu)于4ps，且測量精度優(yōu)于25ps，且基于等效細(xì)分的高精度TDC能夠在低成本FPGA內(nèi)實(shí)現(xiàn)，占用邏輯資源較少。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是基于FPGA實(shí)現(xiàn)的TDC的測量分辨率和測量精度較低，所以提出了一種基于等效細(xì)分的高精度TDC及其等效測量方法，大幅提高時(shí)間間隔測量分辨率和測量精度。

本發(fā)明為解決上述技術(shù)問題所采用的技術(shù)方案是：

基于FPGA的TDC的測量分辨率和測量精度受FPGA內(nèi)部單個(gè)邏輯門的傳輸時(shí)延限制，而Vernier差分邏輯單元的結(jié)構(gòu)比較復(fù)雜，本發(fā)明提出了基于FPGA的二階時(shí)間數(shù)字轉(zhuǎn)換結(jié)構(gòu)，為了獲得高時(shí)間間隔測量精度和測量分辨率，本發(fā)明采用基于等效細(xì)分的多個(gè)并行連接的延時(shí)環(huán)縮減內(nèi)插器組成第二階等效內(nèi)插器，且第一階內(nèi)插器采用低測量分辨率以提高TDC轉(zhuǎn)換速率。

基于等效細(xì)分的高精度TDC，包括第一階延時(shí)環(huán)縮減內(nèi)插器、基于等效細(xì)分方法的第二階內(nèi)插器、觸發(fā)脈沖生成模塊、同步模塊、整數(shù)周期計(jì)數(shù)器、數(shù)據(jù)存儲模塊和延時(shí)線鎖相振蕩器。所述的第一階延時(shí)環(huán)縮減內(nèi)插器由兩個(gè)整體時(shí)延相差較大的延時(shí)線環(huán)路組成，以實(shí)現(xiàn)低測量分辨率來提高TDC測量速度；所述的基于等效細(xì)分方法的第二階內(nèi)插器由多個(gè)并行連接的延時(shí)環(huán)縮減內(nèi)插器組成，且采用等效細(xì)分方法同時(shí)測量被測時(shí)間間隔；所述的觸發(fā)脈沖生成模塊采用上升沿觸發(fā)方式將被測時(shí)間間隔的START脈沖或者STOP脈沖整形為高精度TDC的開始信號，且START脈沖或者STOP脈沖后第一個(gè)本地參考時(shí)鐘上升沿觸發(fā)觸發(fā)脈沖生成模塊產(chǎn)生高精度TDC的結(jié)束信號；所述的同步模塊采用串聯(lián)的多個(gè)觸發(fā)器結(jié)構(gòu)消除觸發(fā)器亞穩(wěn)態(tài)效應(yīng)，以實(shí)現(xiàn)同步檢測功能；所述的整數(shù)周期計(jì)數(shù)器由多個(gè)基于移位寄存器原理的計(jì)數(shù)器組成，以實(shí)現(xiàn)高速時(shí)鐘周期測量，所述的數(shù)據(jù)存儲模塊用于存儲時(shí)間間隔測量數(shù)據(jù)，所述的延時(shí)線鎖相振蕩器通過反饋控制FPGA內(nèi)核電壓來穩(wěn)定TDC中內(nèi)插器的延時(shí)環(huán)整體時(shí)延，減小溫度、電壓（PVT）等對TDC測量結(jié)果的影響。

所述的第一階延時(shí)環(huán)縮減內(nèi)插器采用低測量分辨率測量被測時(shí)間間隔，以提高TDC測量速度，所述的基于等效細(xì)分方法的第二階內(nèi)插器采用等效細(xì)分方法實(shí)現(xiàn)高分辨率、高精度時(shí)間間隔測量，所述的觸發(fā)脈沖生成模塊由被測時(shí)間間隔的START或者STOP脈沖觸發(fā)產(chǎn)生TDC的開始信號，且TDC的開始信號使能，START脈沖或者STOP脈沖后第一個(gè)本地參考時(shí)鐘上升沿觸發(fā)觸發(fā)脈沖生成模塊產(chǎn)生高精度TDC的結(jié)束信號，所述的同步模塊檢測TDC開始信號和結(jié)束信號的相位關(guān)系以控制TDC測量狀態(tài)，所述的整數(shù)周期計(jì)數(shù)器采用多個(gè)計(jì)數(shù)器串聯(lián)方式來實(shí)現(xiàn)高速時(shí)鐘周期計(jì)數(shù)，所述的延時(shí)線鎖相振蕩器用來穩(wěn)定TDC中內(nèi)插器的延時(shí)環(huán)整體時(shí)延。

按上述方案，被測時(shí)間間隔的START或者STOP脈沖觸發(fā)所述的觸發(fā)脈沖生成模塊產(chǎn)生高精度TDC的開始信號，同時(shí)開始信號使能觸發(fā)脈沖生成模塊，且START或者STOP后的第一個(gè)參考時(shí)鐘上升沿觸發(fā)觸發(fā)脈沖生成模塊產(chǎn)生高精度TDC的結(jié)束信號，另外TDC的開始信號也使能同步模塊產(chǎn)生鎖存信號（LD1或者LD2），鎖存整數(shù)周期計(jì)數(shù)器計(jì)數(shù)值。高精度TDC的開始信號和結(jié)束信號，通過所述的第一階延時(shí)環(huán)縮減內(nèi)插器中的MUX多路選擇器輸出給第一階延時(shí)環(huán)縮減內(nèi)插器，且第一階延時(shí)環(huán)縮減內(nèi)插器采用兩個(gè)整體時(shí)延差相差較大的延時(shí)環(huán)來實(shí)現(xiàn)低測量分辨率，以提高TDC轉(zhuǎn)換速率。所述的第一階延時(shí)環(huán)縮減內(nèi)插器和基于等效細(xì)分的第二階內(nèi)插器之間采用兩個(gè)邏輯與門連接，且第一階內(nèi)插器中的同步模塊控制兩個(gè)邏輯與門的輸出狀態(tài)，以連通或者斷開第一階內(nèi)插器和第二階內(nèi)插器之間的連接。當(dāng)被測時(shí)間間隔小于第一階內(nèi)插器分辨率時(shí)，第一階內(nèi)插器中的同步模塊使能邏輯與門輸出，將殘余時(shí)間間隔的開始信號（START_S）和結(jié)束信號（STOP_S）傳輸給第二階等效內(nèi)插器，第二階內(nèi)插器中多個(gè)并行連接的延時(shí)環(huán)縮減內(nèi)插器同時(shí)測量殘余時(shí)間間隔，用等效細(xì)分方法計(jì)算測量結(jié)果，并將被測時(shí)間間隔的測量結(jié)果存儲在數(shù)據(jù)存儲模塊中。

按上述方案，所述的基于等效細(xì)分的高精度TDC采用基于FPGA的二階時(shí)間數(shù)字轉(zhuǎn)換器結(jié)構(gòu)，且第一階內(nèi)插器使用低測量分辨率來提高TDC轉(zhuǎn)換速率。

按上述方案，所述的基于等效細(xì)分的高精度TDC的第二階內(nèi)插器是基于等效細(xì)分方法的內(nèi)插器，由多個(gè)并行連接的延時(shí)環(huán)縮減內(nèi)插器組成，且同時(shí)測量殘余時(shí)間間隔，采用等效細(xì)分方法將各個(gè)內(nèi)插器的時(shí)間數(shù)字轉(zhuǎn)換關(guān)系歸算到等效TDC的時(shí)間軸，得到等效TDC的等效時(shí)間數(shù)字轉(zhuǎn)換關(guān)系和等效分辨率，提高TDC的測量分辨率和測量精度。

按上述方案，所述的第一階內(nèi)插器和第二階內(nèi)插器之間，采用兩個(gè)邏輯與門連接，一個(gè)邏輯與門用于傳輸殘余時(shí)間間隔的開始信號，另一個(gè)邏輯與門用于傳輸殘余時(shí)間間隔的結(jié)束信號，且第一階內(nèi)插器中的同步模塊控制邏輯與門的輸出狀態(tài)來控制第一階內(nèi)插器與第二階內(nèi)插器之間連接的通斷狀態(tài)。

按上述方案，所述的同步模塊采用多個(gè)串行連接的觸發(fā)器結(jié)構(gòu)以消除觸發(fā)器的亞穩(wěn)態(tài)效應(yīng)，因?yàn)閮?nèi)插器的開始信號和結(jié)束信號的上升沿靠近時(shí)，開始信號和結(jié)束信號作為觸發(fā)器時(shí)鐘、數(shù)據(jù)輸入時(shí)，會引起觸發(fā)器的亞穩(wěn)態(tài)效應(yīng)，而多個(gè)串行連接的觸發(fā)器結(jié)構(gòu)可以消除觸發(fā)器的亞穩(wěn)態(tài)效應(yīng)。

按上述方案，所述的整數(shù)周期計(jì)數(shù)器是由多個(gè)基于移位寄存器原理的計(jì)數(shù)器組成，計(jì)數(shù)器內(nèi)部的觸發(fā)器翻轉(zhuǎn)只與前一位觸發(fā)器的輸出狀態(tài)有關(guān)，提高了計(jì)數(shù)器測量速度，且多個(gè)計(jì)數(shù)器串行連接，采用分頻方式循環(huán)計(jì)數(shù)器，使得整數(shù)周期計(jì)數(shù)器具有大測量范圍、高測量速度的特點(diǎn)。

按上述方案，所述的延時(shí)線鎖相振蕩器的結(jié)構(gòu)和組成與第一階延時(shí)環(huán)縮減內(nèi)插器的完全相同，通過分頻、濾波電路實(shí)時(shí)反饋控制FPGA內(nèi)核電壓，來調(diào)節(jié)延時(shí)線振蕩器頻率，使延時(shí)線振蕩器的振蕩周期穩(wěn)定在參考時(shí)鐘周期上，以達(dá)到穩(wěn)定TDC中內(nèi)插器的延時(shí)環(huán)整體時(shí)延的目的，且減小溫度、電壓（PVT）等對TDC測量結(jié)果的影響，提高TDC測量精度和測量結(jié)果穩(wěn)定度。

本發(fā)明還提出了基于等效細(xì)分的高精度TDC的等效測量方法，所述的等效細(xì)分TDC的第二階等效內(nèi)插器由多個(gè)并行連接的內(nèi)插器組成，且同時(shí)測量被測時(shí)間間隔。首先，校準(zhǔn)測試中，根據(jù)統(tǒng)計(jì)碼密度測試方法得到各個(gè)內(nèi)插器的測量分辨率和初始偏差，且各個(gè)內(nèi)插器的測量分辨率和初始偏差不同，然后將多個(gè)內(nèi)插器的時(shí)間數(shù)字轉(zhuǎn)換關(guān)系歸算到等效內(nèi)插器的時(shí)間軸上，得到等效TDC的等效時(shí)間數(shù)字轉(zhuǎn)換關(guān)系和等效分辨率，最后，在實(shí)際測試中，根據(jù)等效時(shí)間數(shù)字轉(zhuǎn)換關(guān)系計(jì)算時(shí)間間隔測量結(jié)果?；诘刃Ъ?xì)分的高精度時(shí)間間隔測量方法提高了TDC的測量分辨率和測量精度，具體步驟如下：

1) TDC校準(zhǔn)過程中，根據(jù)統(tǒng)計(jì)碼密度測試方法得到等效細(xì)分內(nèi)插器中各個(gè)內(nèi)插器的時(shí)間數(shù)字轉(zhuǎn)換關(guān)系，然后將各個(gè)內(nèi)插器的時(shí)間數(shù)字轉(zhuǎn)換關(guān)系歸算到等效內(nèi)插器的時(shí)間軸，得到等效細(xì)分內(nèi)插的等效時(shí)間數(shù)字轉(zhuǎn)換關(guān)系和等效分辨率；

2) 觸發(fā)脈沖生成模塊將被測時(shí)間間隔的START脈沖或者STOP脈沖整形為TDC的開始信號，且使能觸發(fā)脈沖生成模塊產(chǎn)生TDC的結(jié)束信號，并將開始信號和結(jié)束信號輸出給第一階延時(shí)環(huán)縮減內(nèi)插器；

3) 第一階內(nèi)插器采用低分辨率測量被測時(shí)間，提高TDC轉(zhuǎn)換速率，當(dāng)殘余時(shí)間間隔小于被測時(shí)間時(shí)，第一階內(nèi)插器中的同步模塊使能兩個(gè)邏輯與門，將殘余時(shí)間間隔傳輸給第二階內(nèi)插器；

4) 基于等效細(xì)分的第二階內(nèi)插器測量殘余時(shí)間間隔，根據(jù)等效細(xì)分內(nèi)插器的等效時(shí)間數(shù)字轉(zhuǎn)換關(guān)系得到TDC的測量結(jié)果。

按上述方案，所述的步驟1)中，采用統(tǒng)計(jì)碼密度測試方法得到第二階等效內(nèi)插器中各個(gè)延時(shí)環(huán)縮減內(nèi)插器的時(shí)間數(shù)字轉(zhuǎn)換關(guān)系，并通過調(diào)整延時(shí)環(huán)的整體時(shí)延和輸入偏置時(shí)延調(diào)整內(nèi)插的測量分辨率和測量偏差。

按上述方案，所述的步驟4)中，由于量化誤差、信號抖動（包括被測時(shí)間間隔的START、STOP脈沖抖動，第一階延時(shí)環(huán)縮減內(nèi)插器引入的抖動），使得第二階內(nèi)插器中的多個(gè)內(nèi)插器的測量結(jié)果在等效時(shí)間軸上出現(xiàn)不連續(xù)情況，此時(shí)根據(jù)內(nèi)插器的量化誤差分布規(guī)律和測量均值剔除部分測量結(jié)果，然后利用等效細(xì)分原理計(jì)算測量結(jié)果。

本發(fā)明與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn)：

1、基于等效細(xì)分的高精度TDC采用基于FPGA的二階時(shí)間數(shù)字轉(zhuǎn)換結(jié)構(gòu)，且第一階內(nèi)插器使用低測量分辨率，提高了TDC的轉(zhuǎn)換速率；

2、第二階內(nèi)插器是基于等效細(xì)分原理的等效內(nèi)插器，由多個(gè)并行連接的延時(shí)環(huán)縮減內(nèi)插器組成，等效細(xì)分方法中，單個(gè)延時(shí)環(huán)縮減內(nèi)插器的測量分辨率由其他的內(nèi)插器進(jìn)一步細(xì)分，提高時(shí)間間隔測量分辨率和測量精度；

3. 由于量化誤差、信號抖動使得第二階等效內(nèi)插器的多個(gè)內(nèi)插器的測量結(jié)果在等效時(shí)間軸上出現(xiàn)不連續(xù)情況，此時(shí)根據(jù)內(nèi)插器的量化誤差分布規(guī)律和測量均值剔除部分測量結(jié)果，然后利用等效細(xì)分原理計(jì)算測量結(jié)果；

4、同步模塊采用串聯(lián)的多個(gè)觸發(fā)器結(jié)構(gòu)，有效減小了觸發(fā)器亞穩(wěn)態(tài)效應(yīng)的影響；

5、整數(shù)周期計(jì)數(shù)器由串行連接的多個(gè)計(jì)數(shù)器組成，且采用分頻計(jì)數(shù)原理，單個(gè)計(jì)數(shù)器是基于移位寄存器原理，計(jì)數(shù)器內(nèi)部的觸發(fā)器翻轉(zhuǎn)只與前一位觸發(fā)器的輸出狀態(tài)有關(guān)，提高了計(jì)數(shù)器測量速度；

6、延時(shí)線鎖相振蕩器通過實(shí)時(shí)反饋控制FPGA內(nèi)核電壓來穩(wěn)定DTC中內(nèi)插器的延時(shí)環(huán)整體時(shí)延，減小PVT對TDC測量精度的影響；

7、本發(fā)明可在低端FPGA內(nèi)部實(shí)現(xiàn)，降低了本發(fā)明的實(shí)現(xiàn)成本。

附圖說明

圖1是本發(fā)明基于等效細(xì)分的高精度TDC的原理框圖；

圖2是本發(fā)明一實(shí)例基于兩個(gè)延時(shí)環(huán)內(nèi)插器的等效細(xì)分原理框圖，其中(a)是兩個(gè)內(nèi)插器的測量分辨率相同的情況，(b)是兩個(gè)內(nèi)插器的測量分辨率不同的情況；

圖3是本發(fā)明中單個(gè)內(nèi)插器量化誤差與測量分辨率的關(guān)系曲線，包括計(jì)數(shù)器、一階內(nèi)插器、二階內(nèi)插器；

圖4是本發(fā)明一實(shí)例基于等效細(xì)分的第二階內(nèi)插器的原理框圖；

圖5是本發(fā)明中串聯(lián)的多個(gè)觸發(fā)器組成的同步模塊的原理框圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)例對本發(fā)明作詳細(xì)具體的說明。

基于等效細(xì)分的高精度TDC的原理框圖如圖1所示，包括第一階延時(shí)環(huán)縮減內(nèi)插器、基于等效細(xì)分方法的第二階延內(nèi)插器、觸發(fā)脈沖生成模塊、同步模塊、整數(shù)周期計(jì)數(shù)器、數(shù)據(jù)存儲模塊和延時(shí)線鎖相振蕩器。所述的第一階延時(shí)環(huán)縮減內(nèi)插器由兩個(gè)整體時(shí)延相差較大的延時(shí)線環(huán)路組成，以實(shí)現(xiàn)低測量分辨率來提高TDC測量速度；所述的基于等效細(xì)分方法的第二階延內(nèi)插器由多個(gè)并行連接的延時(shí)環(huán)縮減內(nèi)插器組成，且采用等效細(xì)分方法同時(shí)測量被測時(shí)間間隔；所述的觸發(fā)脈沖生成模塊采用上升沿觸發(fā)方式將被測時(shí)間間隔的START脈沖或者STOP脈沖整形為高精度TDC的開始信號，且START脈沖或者STOP脈沖后第一個(gè)本地參考時(shí)鐘上升沿觸發(fā)觸發(fā)脈沖生成模塊產(chǎn)生高精度TDC的結(jié)束信號；所述的同步模塊采用串聯(lián)的多個(gè)觸發(fā)器結(jié)構(gòu)消除寄存器亞穩(wěn)態(tài)效應(yīng)，以實(shí)現(xiàn)同步檢測功能；所述的整數(shù)周期計(jì)數(shù)器由多個(gè)基于移位寄存器原理的計(jì)數(shù)器組成，以實(shí)現(xiàn)高速時(shí)鐘周期測量，所述的數(shù)據(jù)存儲模塊用于存儲時(shí)間間隔測量數(shù)據(jù)，所述的延時(shí)線鎖相振蕩器通過反饋控制FPGA內(nèi)核電壓來穩(wěn)定TDC中內(nèi)插器的延時(shí)環(huán)整體時(shí)延，減小溫度、電壓（PVT）等對TDC測量結(jié)果的影響。

圖2是本發(fā)明一實(shí)例基于兩個(gè)延時(shí)環(huán)內(nèi)插器的等效細(xì)分方法的原理框圖，其中(a)是兩個(gè)內(nèi)插器的測量分辨率相同的情況，(b)是兩個(gè)內(nèi)插器的測量分辨率不同的情況，且圖2是以2個(gè)內(nèi)插器為例的等效細(xì)分原理框圖，可以外推到多個(gè)并行連接的內(nèi)插器組成的等效內(nèi)插器。采用等效細(xì)分方法實(shí)現(xiàn)高精度時(shí)間間隔測量時(shí)，需要知道單個(gè)內(nèi)插器的時(shí)間數(shù)值轉(zhuǎn)換關(guān)系，包括內(nèi)插器的測量分辨率和初始偏差，因?yàn)楦鱾€(gè)內(nèi)插器的初始偏差和各個(gè)碼（bin）寬度不相同，將各個(gè)內(nèi)插器的時(shí)間數(shù)字轉(zhuǎn)換關(guān)系歸算到等效內(nèi)插器的時(shí)間軸時(shí)，能進(jìn)一步細(xì)分單個(gè)內(nèi)插器的碼（bin）寬度，提高測量分辨率和測量精度，如圖2（a）中內(nèi)插器1的碼寬度RS1₁和RS1₂的分界點(diǎn)細(xì)分了內(nèi)插器2的碼寬度RS2₂。

在校準(zhǔn)測試過程中，通過統(tǒng)計(jì)隨機(jī)碼密度測試方法，可以得到單個(gè)內(nèi)插器的時(shí)間數(shù)字轉(zhuǎn)換關(guān)系，然后根據(jù)圖1所示的等效細(xì)分方法，將多個(gè)并行連接的內(nèi)插器的時(shí)間數(shù)字轉(zhuǎn)換關(guān)系歸算到等效內(nèi)插器的時(shí)間軸，得到等效內(nèi)插的等效時(shí)間數(shù)字轉(zhuǎn)換關(guān)系，最后實(shí)際測量時(shí)，根據(jù)等效內(nèi)插器的等效時(shí)間數(shù)字轉(zhuǎn)換關(guān)系計(jì)算測量結(jié)果。

實(shí)際時(shí)間間隔測量中，由于量化誤差、信號抖動（包括被測時(shí)間間隔的START、STOP脈沖抖動，第一階、第二階內(nèi)插器引入的抖動），使得多個(gè)內(nèi)插器的測量結(jié)果在等效時(shí)間軸上出現(xiàn)不連續(xù)情況，此時(shí)需要根據(jù)圖3所示的內(nèi)插器量化誤差分布曲線和測量均值剔除部分測量結(jié)果。圖3所示的量化誤差分布曲線包括整數(shù)周期計(jì)數(shù)器、一階內(nèi)插器和二階內(nèi)插器，為了方便分析，圖3中第一階內(nèi)插器采用5次細(xì)分，且第二階內(nèi)插器在一階內(nèi)插器細(xì)分后再8次細(xì)分，則圖3所示的TDC二階內(nèi)插器的分辨率為T_ref/40，圖3中底部的半圓形曲線組成的量化誤差曲線是二階TDC的量化誤差曲線。實(shí)際設(shè)計(jì)的等效細(xì)分TDC中的第一階內(nèi)插器和第二階等效內(nèi)插器中的各個(gè)內(nèi)插器的細(xì)分次數(shù)比圖3所示的細(xì)分次數(shù)多，本發(fā)明實(shí)例中，第一階內(nèi)插的細(xì)分次數(shù)為18次，第二階等效內(nèi)插器中各個(gè)內(nèi)插器的細(xì)分次數(shù)約為24~26次。從圖3可知，兩個(gè)碼（Bin）寬度分界點(diǎn)的中間點(diǎn)對應(yīng)的量化誤差最大，當(dāng)多個(gè)并行連接的內(nèi)插器出現(xiàn)不連續(xù)測量結(jié)果時(shí)，可根據(jù)測量均值剔除中間點(diǎn)對應(yīng)的測量結(jié)果和粗差，然后再利用等效細(xì)分原理計(jì)算測量結(jié)果。圖2（a）所示的等效細(xì)分中，通過調(diào)整圖1中偏置時(shí)延1（DL1）和偏置時(shí)延2（DL2），使內(nèi)插器1的碼寬度分界點(diǎn)都分布在其他內(nèi)插器各個(gè)碼元寬度的中間點(diǎn)，則此時(shí)圖2（a）中等效內(nèi)插器的等效分辨率最小，時(shí)間間隔測量精度最高，這種情況下等效內(nèi)插器的測量分辨率提高了2倍。

基于等效細(xì)分的高精度TDC采用基于FPGA的二階時(shí)間數(shù)字轉(zhuǎn)換器結(jié)構(gòu)，首先，觸發(fā)脈沖生產(chǎn)模塊將被測時(shí)間間隔的START或者STOP信號整形為等效細(xì)分的高精度TDC的開始信號，且開始信號使能觸發(fā)脈沖生產(chǎn)模塊另一部分電路，START或者STOP信號后的第一個(gè)上升沿觸發(fā)觸發(fā)脈沖生產(chǎn)模塊產(chǎn)生高精度TDC的結(jié)束信號，開始信號和結(jié)束信號的脈寬較窄，且對于所有的被測時(shí)間間隔而言，開始信號和結(jié)束信號的脈寬是一樣的。同時(shí)開始信號使能同步模塊，產(chǎn)生LD1(或者LD 2)鎖存整數(shù)周期計(jì)數(shù)器值，并控制TDC測量狀態(tài)。開始信號和結(jié)束信號通過第一階內(nèi)插器的延時(shí)環(huán)中多路選擇器輸出給第一階內(nèi)插器，接著第一階延時(shí)環(huán)縮減內(nèi)插器以低測量分辨率測量被測時(shí)間間隔，提高等效TDC的轉(zhuǎn)換速率，當(dāng)被測時(shí)間間隔縮減測量后的殘余時(shí)間間隔小于第一階內(nèi)插測量分辨率時(shí)，第一階內(nèi)插器中的同步模塊使能圖1中的兩個(gè)邏輯與門，將殘余時(shí)間間隔的開始信號和結(jié)束信號傳輸給第二階等效內(nèi)插器。

第二階等效細(xì)分內(nèi)插器的原理框圖如圖4所示，主要由多個(gè)輸入偏置時(shí)延模塊（DL1……DL8）和多個(gè)并行連接的延時(shí)環(huán)縮減內(nèi)插器組成，通過輸入偏置延時(shí)模塊調(diào)節(jié)各個(gè)內(nèi)插器的初始偏差以優(yōu)化等效測量分辨率。多個(gè)并行連接的內(nèi)插器同時(shí)測量殘余時(shí)間間隔，然后利用圖2所示的等效細(xì)分原理計(jì)算測量結(jié)果。圖5是同步模塊的原理框圖，是基于移位寄存器原理來檢測TRIG信號和Clock信號的相位關(guān)系，且多個(gè)觸發(fā)器串行連接結(jié)構(gòu)能有效消除DFN觸發(fā)器的亞穩(wěn)態(tài)效應(yīng)，TRIG信號是被測時(shí)間間隔的START或者STOP信號產(chǎn)生的開始信號，Clock信號是參考時(shí)鐘信號。圖5是用于產(chǎn)生LD1（或者LD2）的同步模塊的原理框圖，EN1是控制TDC測量狀態(tài)的使能信號，LD1（或者LD2）是整數(shù)周期計(jì)數(shù)器的鎖存信號，用于鎖存整數(shù)周期計(jì)數(shù)器計(jì)數(shù)值。與圖5所示的原理框圖相比，延時(shí)環(huán)縮減內(nèi)插中的同步模塊存在一定差異，內(nèi)插器中的同步模塊有自動清零電路，且第一階內(nèi)插器中同步模塊的觸發(fā)器F2輸出信號作為使能信號（EN2），控制第一階內(nèi)插器與第二級等效內(nèi)插器之間的兩個(gè)邏輯與門。

本發(fā)明已經(jīng)在Actel公司的SmartFusion FPGA平臺實(shí)現(xiàn)，F(xiàn)PGA內(nèi)部的Cortex-M3內(nèi)核作為核心控制器使能控制TDC測量，并計(jì)算等效TDC的測量結(jié)果，而FPGA邏輯資源用于實(shí)現(xiàn)基于等效細(xì)分的高精度TDC，其中SRAM模塊用于實(shí)現(xiàn)數(shù)據(jù)存儲模塊，且通過APB總線實(shí)現(xiàn)讀寫操作。

本發(fā)明實(shí)例中，第一階內(nèi)插器的延時(shí)環(huán)由36個(gè)緩沖器、1個(gè)DFN觸發(fā)器和1個(gè)多路選擇器組成，通過調(diào)整延時(shí)線環(huán)路中邏輯門的布局、走線來調(diào)節(jié)第一階內(nèi)插器的測量分辨率R_F，第二階等效內(nèi)插器包含8個(gè)延時(shí)環(huán)縮減內(nèi)插器，每個(gè)延時(shí)環(huán)縮減內(nèi)插器的延時(shí)環(huán)分別由28個(gè)緩沖器、1個(gè)DFN觸發(fā)器和1個(gè)多路選擇器組成，而每個(gè)內(nèi)插器的布局、走線決定了其測量分辨率R_SX（X=1,2……7,8），通過調(diào)整輸入偏置時(shí)延優(yōu)化等效TDC的等效分辨率，提高測量精度。發(fā)明一實(shí)例中，第一階內(nèi)插器的測量分辨率約為540ps（R_F約為540ps），第二階等效內(nèi)插器中各個(gè)延時(shí)環(huán)縮減法內(nèi)插器的測量分辨率約為23ps~29ps（R_SX約為23ps~29ps），采用圖2所示的等效細(xì)分原理，等效TDC的測量分辨率約為3ps，整個(gè)測量范圍內(nèi)等效TDC的測量精度優(yōu)于25ps。

延時(shí)線鎖相振蕩器通過反饋控制FPGA內(nèi)核電壓來調(diào)節(jié)延時(shí)線振蕩器的振蕩周期，使其穩(wěn)定在參考時(shí)鐘周期上，且延時(shí)線鎖相振蕩器的組成和結(jié)構(gòu)與第一階內(nèi)插器的延時(shí)線環(huán)路相同，所以延時(shí)線鎖相振蕩器能實(shí)時(shí)穩(wěn)定高精度TDC中內(nèi)插器的延時(shí)環(huán)整體時(shí)延。當(dāng)外界溫度、供電電壓（PVT）引起延時(shí)環(huán)振蕩器頻率變化時(shí)，鎖相振蕩器的環(huán)路濾波回路控制FPGA內(nèi)核電壓，延時(shí)線振蕩器頻率增高時(shí)，調(diào)節(jié)FPGA內(nèi)核電壓降低鎖相振蕩器頻率，反之則增加振蕩器頻率。本發(fā)明實(shí)例中，參考時(shí)鐘頻率為10MHz，時(shí)鐘周期為100ns，延時(shí)線振蕩器鎖定后的頻率為60MHz，振蕩周期為16.67ns，延時(shí)線鎖相振蕩器中鑒頻鑒相器的鑒相頻率為500KHz。

以上所述僅為本發(fā)明一個(gè)測量精度較佳實(shí)施例而已，并不用以限制本發(fā)明所提供的基于等效細(xì)分的高精度TDC及其等效測量方法，根據(jù)本發(fā)明提供的設(shè)計(jì)思想，可以使用更多并行連接的內(nèi)插器實(shí)現(xiàn)第二階等效內(nèi)插器，如10個(gè)或者16個(gè)并行連接的內(nèi)插器實(shí)現(xiàn)等效內(nèi)插器，凡在本發(fā)明的精神和設(shè)計(jì)原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。