基于fpga的微機(jī)電混合σδm加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)計(jì)一種閉環(huán)力反饋硅微機(jī)械加速度計(jì)的電路系統(tǒng)，特別涉及一種基于 FPGA的微機(jī)電混合Σ AM(Sigma_Delta Modulator)加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)。
【背景技術(shù)】
[0002] 加速度計(jì)是慣性導(dǎo)航系統(tǒng)的重要器件之一，是用來測(cè)量物體相對(duì)于慣性空間線性 加速度的裝置，被廣泛的應(yīng)用于航空、航天、航海等領(lǐng)域。隨著微機(jī)電技術(shù)的發(fā)展，硅微機(jī)械 加速度計(jì)由于其體積小、功耗低以及可大批量生產(chǎn)等特點(diǎn)，應(yīng)用范圍迅速擴(kuò)大。
[0003] 硅微機(jī)械加速度計(jì)通過中心質(zhì)量塊敏感加速度變化，中心質(zhì)量塊的可動(dòng)電極相對(duì) 于固定電極產(chǎn)生間距變化，一方面通過電極上的電容極板檢測(cè)間距變化電容信號(hào)來確定加 速度大小。另一方面該信號(hào)通過靜電力反饋產(chǎn)生力矩，作用于中心質(zhì)量塊，使得中心質(zhì)量塊 回到平衡位置;其中反饋靜電力可以是模擬式或者數(shù)字式，從而形成模擬閉環(huán)檢測(cè)和數(shù)字 閉環(huán)檢測(cè)。
[0004] 傳統(tǒng)的硅微機(jī)械加速度計(jì)閉環(huán)檢測(cè)電路采用模擬電路來實(shí)現(xiàn)，而模擬器件本身不 可避免的引入溫漂，還存在噪聲、漏電流和抗干擾能力差等多方面問題，從而影響精度。為 了進(jìn)一步改善微加速度計(jì)的性能，須采用數(shù)字電路實(shí)現(xiàn)微加速度計(jì)的外圍信號(hào)處理。目前， 包括本實(shí)驗(yàn)室在內(nèi)的國內(nèi)外相關(guān)科研機(jī)構(gòu)已經(jīng)進(jìn)行了利用純模擬電路的方式實(shí)現(xiàn)硅微加 速度計(jì)閉環(huán)檢測(cè)電路的研究，并取得了一定的成果，例如:模擬PID閉環(huán)檢測(cè)電路、連續(xù)時(shí)間 尚階閉環(huán)檢測(cè)電路等。但是隨著娃微機(jī)械加速度計(jì)性能要求的進(jìn)一步提尚，t旲擬電路在穩(wěn) 定性、靈活性、復(fù)雜性和優(yōu)化性等方面很難滿足要求。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明針對(duì)現(xiàn)有技術(shù)存在的上述不足，提出了一種簡單容易實(shí)現(xiàn)、穩(wěn)定性好、可移 植性強(qiáng)的基于FPGA的微機(jī)電混合Σ △ Μ加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)，用于解決現(xiàn)有技術(shù)中 模擬電路實(shí)現(xiàn)的微機(jī)械加速度計(jì)外圍閉環(huán)信號(hào)處理電路存在的結(jié)構(gòu)復(fù)雜、靈活性差、調(diào)試 難度大、存在噪聲和溫漂等問題。
[0006] 為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種基于FPGA的微機(jī)電混合Σ Δ Μ 加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)，所述基于FPGA的微機(jī)電混合Σ △ Μ加速度計(jì)閉環(huán)檢測(cè)電路系 統(tǒng)包括:微機(jī)械加速度計(jì)、差分電荷放大器組件、高通濾波器、多位模數(shù)轉(zhuǎn)換器、FPGA及工作 時(shí)序控制反饋開關(guān);其中，所述微機(jī)械加速度計(jì)適于產(chǎn)生電容變化信號(hào);所述差分電荷放大 器組件包括輸入端及輸出端，所述差分電荷放大器組件的輸入端與所述微機(jī)械加速度計(jì)相 連接;所述高通濾波器包括輸入端及輸出端，所述高通濾波器的輸入端與所述差分電荷放 大器組件的輸出端相連接;所述差分電荷放大器組件及所述高通濾波器適于將所述微機(jī)械 加速度計(jì)產(chǎn)生的電容變化信號(hào)轉(zhuǎn)換成電壓信號(hào)并輸出;所述多位模數(shù)轉(zhuǎn)換器包括輸入端及 輸出端，所述多位模數(shù)轉(zhuǎn)換器的輸入端與所述高通濾波器的輸出端相連接，所述多位模數(shù) 轉(zhuǎn)換器的輸出端與所述FPGA相連接;所述多位模數(shù)轉(zhuǎn)換器適于將所述高通濾波器輸出的電 壓信號(hào)轉(zhuǎn)換成載波調(diào)制高頻數(shù)字信號(hào)并輸出；所述FPGA與所述微機(jī)械加速度計(jì)及所述工作 時(shí)序控制反饋開關(guān)相連接，適于向所述微機(jī)械加速度計(jì)輸入載波，以對(duì)所述微機(jī)械加速度 計(jì)產(chǎn)生的電容變化信號(hào)進(jìn)行調(diào)制，且適于將所述多位模數(shù)轉(zhuǎn)換器輸出的載頻調(diào)制高頻數(shù)字 信號(hào)進(jìn)行Σ ΔΜ濾波處理以得到過采樣的1位數(shù)字流信號(hào)，并將所述過采樣的1位數(shù)字流信 號(hào)轉(zhuǎn)化為低采樣頻率的多位數(shù)字信號(hào)輸出；所述工作時(shí)序控制反饋開關(guān)包括第一端及第二 端，所述工作時(shí)序控制反饋開關(guān)的第一端與所述FPGA相連接，所述工作時(shí)序控制反饋開關(guān) 的第二端與所述微機(jī)械加速度計(jì)相連接，適于在所述過采樣的1位數(shù)字流信號(hào)的控制下將 反饋電壓及接地電壓加載至所述微機(jī)械加速度計(jì)上，以形成高階數(shù)字閉環(huán)檢測(cè)回路。
[0007] 作為本發(fā)明的基于FPGA的微機(jī)電混合Σ Δ Μ加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)的一種優(yōu) 選方案，所述微機(jī)械加速度計(jì)包括：中心質(zhì)量塊、兩塊平行間隔分布的第一電容極板、兩塊 平行間隔分布的第二電容極板、第一電容及第二電容;所述第一電容極板及所述第二電容 極板分別位于所述中心質(zhì)量塊的兩側(cè);所述第一電容的數(shù)量為兩個(gè)，兩個(gè)所述第一電容并 聯(lián)于所述第一電容極板之間；所述第二電容的數(shù)量為兩個(gè)，兩個(gè)所述第二電容并聯(lián)于所述 第二電容極板之間。
[0008] 作為本發(fā)明的基于FPGA的微機(jī)電混合Σ Δ Μ加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)的一種優(yōu) 選方案，所述工作時(shí)序控制反饋開關(guān)的第二端分別與所述第一電容極板及所述第二電容極 板相連接。
[0009] 作為本發(fā)明的基于FPGA的微機(jī)電混合Σ Δ Μ加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)的一種優(yōu) 選方案，所述差分電荷放大器組件包括第一差分電荷放大器組件及第二差分電荷放大器組 件;所述第一差分電荷放大器組件的輸入端與所述第一電容極板相連接，所述第二差分電 荷放大器組件的輸入端與所述第二電容極板相連接;所述高通濾波器包括第一高通濾波器 及第二高通濾波器;所述第一高通濾波器的輸入端與所述第一差分電荷放大器組件的輸出 端相連接，所述第二高通濾波器的輸入端與所述第二差分電荷放大器組件的輸出端相連 接;所述多位模數(shù)轉(zhuǎn)換器包括第一多位模數(shù)轉(zhuǎn)換器及第二多位模數(shù)轉(zhuǎn)換器;所述第一多位 模數(shù)轉(zhuǎn)換器的輸入端與所述第一高通濾波器的輸出端相連接，所述第二多位模數(shù)轉(zhuǎn)換器的 輸入端與所述第二高通濾波器的輸出端相連接，且所述第一多位模數(shù)轉(zhuǎn)換器及所述第二多 位模數(shù)轉(zhuǎn)換器的輸出端均與所述FPGA相連接。
[0010]作為本發(fā)明的基于FPGA的微機(jī)電混合Σ Δ Μ加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)的一種優(yōu) 選方案，所述第一差分電荷放大器組件包括:第一差分電荷放大器、第一反饋電阻及第一反 饋電容;所述第一差分電荷放大器包括正輸入端、負(fù)輸入端及輸出端，所述第一差分電荷放 大器的正輸入端接地，所述第一差分電荷放大器的負(fù)輸入端與所述第一電容極板相連接， 所述第一差分電荷放大器的輸出端與所述第一高通濾波器的輸入端相連接;所述第一反饋 電阻的一端與所述第一差分電荷放大器的負(fù)輸入端相連接，另一端與所述第一差分電荷放 大器的輸出端相連接;所述第一反饋電容的一端與所述第一差分電荷放大器的負(fù)輸入端相 連接，另一端與所述第一差分電荷放大器的輸出端相連接;所述第二差分電荷放大器組件 包括第二差分電荷放大器、第二反饋電阻及第二反饋電容;所述第二差分電荷放大器包括 正輸入端、負(fù)輸入端及輸出端，所述第二差分電荷放大器的正輸入端接地，所述第二差分電 荷放大器的負(fù)輸入端與所述第二電容極板相連接，所述第二差分電荷放大器的輸出端與所 述第二高通濾波器的輸入端相連接;所述第二反饋電阻的一端與所述第二差分電荷放大器 的負(fù)輸入端相連接，另一端與所述第二差分電荷放大器的輸出端相連接;所述第二反饋電 容的一端與所述第二差分電荷放大器的負(fù)輸入端相連接，另一端與所述第二差分電荷放大 器的輸出端相連接。
[0011] 作為本發(fā)明的基于FPGA的微機(jī)電混合Σ Δ Μ加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)的一種優(yōu) 選方案，所述FPGA包括:數(shù)字解調(diào)模塊、正弦載波發(fā)生器、無約束解耦Σ △ Μ濾波器、1位量化 器及降采樣低通濾波器;所述數(shù)字調(diào)解模塊與所述第一多位模數(shù)轉(zhuǎn)換器及所述第二多位模 數(shù)轉(zhuǎn)換器的輸出端相連接，適于將所述第一多位模數(shù)轉(zhuǎn)換器及所述第二多位模數(shù)轉(zhuǎn)換器輸 出的載波調(diào)制高頻數(shù)字信號(hào)調(diào)解為低頻電壓信號(hào);所述正弦載波發(fā)生器與所述中心質(zhì)量塊 及所述數(shù)字調(diào)解模塊相連接，適于向所述微機(jī)械加速度計(jì)輸入載波及向所述數(shù)字調(diào)解模塊 輸入數(shù)字調(diào)解所需的正交信號(hào);所述無約束解耦Σ △ Μ濾波器包括第一輸入端、第二輸入端 及輸出端，所述無約束解耦Σ ΔΜ濾波器的第一輸入端與所述數(shù)字調(diào)解模塊相連接;所述1 位量化器包括輸入端及輸出端，所述1位量化器的輸入端與所述無約束解耦Σ ΔΜ濾波器的 輸出端相連接，所述1位量化器的輸出端作為無約束解耦Σ ΔΜ濾波器的負(fù)反饋與其第二輸 入端相連接，并與所述工作時(shí)序控制反饋開關(guān)的第一端及所述降采樣低通濾波器相連接， 適于依據(jù)經(jīng)過所述無約束解耦Σ △ Μ濾波器的低頻電壓信號(hào)生成過采樣的1位數(shù)字流信號(hào)， 并將所述過采樣的1位數(shù)字流信號(hào)分別輸出至所述工作時(shí)序控制反饋開關(guān)及所述降采樣低 通濾波器;所述降采樣低通濾波器包括輸入端及輸出端，所述降采樣低通濾波器的輸入端 與所述1位量化器的輸出端相連接，適于將所述過采樣的1位數(shù)字流信號(hào)轉(zhuǎn)化為低采樣頻率 的多位數(shù)字信號(hào)并輸出。
[0012] 作為本發(fā)明的基于FPGA的微機(jī)電混合Σ Δ Μ加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)的一種優(yōu) 選方案，所述數(shù)字調(diào)解模塊包括:第一 LMSD解調(diào)器、第二LMSD解調(diào)器、第一低通濾波器及第 二低通濾波器;所述第一 LMSD調(diào)解器包括輸入端及輸出端，所述第一 LMSD調(diào)解器的輸入端 與所述第一多位模數(shù)轉(zhuǎn)換器的輸出端及所述正弦載波發(fā)生器相連接;所述第二LMSD調(diào)解器 包括輸入端及輸出端，所述第二LMSD調(diào)解器的輸入端與所述第二多位模數(shù)轉(zhuǎn)換器的輸出端 及所述正弦載波發(fā)生器相連接;所述第一低通濾波器包括輸入端及輸出端，所述第一低通 濾波器的輸入端與所述第一 LMSD調(diào)解器的輸出端相連接，所述第一低通濾波器的輸出端與 所述無約束解耦Σ ΔΜ濾波器的輸入端相連接;所述第二低通濾波器包括輸入端及輸出端， 所述第二低通濾波器的輸入端與所述第二LMSD調(diào)解器的輸出端相連接，所述第二低通濾波 器的輸出端與所述無約束解耦Σ △ Μ濾波器的輸入端相連接。
[0013] 作為本發(fā)明的基于FPGA的微機(jī)電混合Σ Δ Μ加速度計(jì)閉環(huán)檢測(cè)電路系統(tǒng)的一種優(yōu) 選方案，所述正弦載波發(fā)生器為基于DDS的正弦載波發(fā)生器，包括:數(shù)控振蕩器及