本公開涉及芯片檢測，特別涉及一種芯片、芯片檢測的方法。

背景技術(shù)：

1、現(xiàn)場可編程邏輯陣列(fpga，fie?ld?programmab?le?gate?array)等形式的芯片，在一些情況下可能需要進行檢測。

2、但現(xiàn)有的芯片檢測方法過程復(fù)雜，且在很多情況下不能實現(xiàn)。

技術(shù)實現(xiàn)思路

1、本公開提供一種芯片、芯片檢測的方法。

2、第一方面，本公開實施例提供一種芯片，其包括：

3、待測信號源，其配置為產(chǎn)生待測信號；

4、與所述待測信號源連接的統(tǒng)計模塊，其配置為根據(jù)所述待測信號的波形生成數(shù)字形式的統(tǒng)計結(jié)果；所述統(tǒng)計結(jié)果包括統(tǒng)計數(shù)據(jù)，所述統(tǒng)計數(shù)據(jù)表征所述待測信號在目標時鐘周期內(nèi)的波形，所述待測信號在所述目標時鐘周期中的波形與在前一個時鐘周期中的波形不同；

5、統(tǒng)計輸出端，其配置為輸出所述統(tǒng)計結(jié)果。

6、第二方面，本公開實施例提供一種芯片檢測的方法，其包括：

7、所述芯片的統(tǒng)計模塊根據(jù)所述芯片中待測信號源產(chǎn)生的待測信號的波形生成數(shù)字形式的統(tǒng)計結(jié)果；所述統(tǒng)計結(jié)果包括統(tǒng)計數(shù)據(jù)，所述統(tǒng)計數(shù)據(jù)表征所述待測信號在目標時鐘周期內(nèi)的波形，所述待測信號在所述目標時鐘周期中的波形與在前一個時鐘周期中的波形不同；

8、從所述芯片的統(tǒng)計輸出端讀取所述統(tǒng)計結(jié)果。

9、本公開實施例中，芯片內(nèi)的統(tǒng)計模塊可將需要檢測的信號(待測信號)轉(zhuǎn)變?yōu)?、1形式的數(shù)字信號(統(tǒng)計結(jié)果)，且該統(tǒng)計結(jié)果僅表征信號有變化的時間周期(目標時間周期)的波形，故其是經(jīng)過“壓縮”的，數(shù)據(jù)量少，當該統(tǒng)計結(jié)果實際上代表了待測信號的完整波形，故本公開實施例相當于通過數(shù)字信號獲取了待測信號的波形，在不使用專門檢測設(shè)備的情況下完成芯片檢測，其方法簡單，且在任何情況下均可實現(xiàn)。

技術(shù)特征：

1.一種芯片，其中，包括：

2.根據(jù)權(quán)利要求1所述的芯片，其中，所述統(tǒng)計模塊包括：

3.根據(jù)權(quán)利要求2所述的芯片，其中，所述生成表征所述待測信號在該目標時鐘周期內(nèi)的波形的統(tǒng)計數(shù)據(jù)包括：

4.根據(jù)權(quán)利要求1所述的芯片，其中，所述統(tǒng)計模塊還包括：

5.根據(jù)權(quán)利要求1所述的芯片，其中，所述待測信號源的個數(shù)為多個；所述統(tǒng)計模塊還包括：

6.根據(jù)權(quán)利要求5所述的芯片，其中，

7.根據(jù)權(quán)利要求5所述的芯片，其中，所述統(tǒng)計模塊還包括：

8.根據(jù)權(quán)利要求1所述的芯片，其中，所述芯片還包括緩存模塊：

9.一種芯片檢測的方法，其中，包括：

10.根據(jù)權(quán)利要求9所述的方法，其中，在所述從所述芯片的統(tǒng)計輸出端讀取所述統(tǒng)計結(jié)果之后，還包括：

技術(shù)總結(jié)
本公開提供了一種芯片，其包括：待測信號源，其配置為產(chǎn)生待測信號；與所述待測信號源連接的統(tǒng)計模塊，其配置為根據(jù)所述待測信號的波形生成數(shù)字形式的統(tǒng)計結(jié)果；所述統(tǒng)計結(jié)果包括統(tǒng)計數(shù)據(jù)，所述統(tǒng)計數(shù)據(jù)表征所述待測信號在目標時鐘周期內(nèi)的波形，所述待測信號在所述目標時鐘周期中的波形與在前一個時鐘周期中的波形不同；統(tǒng)計輸出端，其配置為輸出所述統(tǒng)計結(jié)果。本公開還提供了一種芯片檢測的方法。

技術(shù)研發(fā)人員：韓冰,田春雨,楊辰
受保護的技術(shù)使用者：中興通訊股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2