本實用新型涉及JTAG測試，尤其是涉及一種芯片JTAG測試結(jié)構(gòu)以及芯片。

背景技術(shù)：

JTAG(Joint Test Action Group；聯(lián)合測試工作組)是一種國際標準測試協(xié)議，主要用于芯片內(nèi)部測試。JTAG接口通常需要5線：TDI，TDO，TMS，TCK，TRST，各線定義如下：

TDI(Test Data Input)：TDI是數(shù)據(jù)輸入的接口。所有要輸入到特定寄存器的數(shù)據(jù)都是通過TDI接口一位一位串行輸入的(由TCK驅(qū)動)。

TDO(Test Data Output)：TDO是數(shù)據(jù)輸出的接口。所有要從特定的寄存器中輸出的數(shù)據(jù)都是通過TDO接口一位一位串行輸出的(由TCK驅(qū)動)。

TMS(Test Mode Selection)：TMS信號用來控制TAP(測試訪問端口)狀態(tài)機的轉(zhuǎn)換。通過TMS信號，可以控制TAP在不同的狀態(tài)間相互轉(zhuǎn)換。

TCK(Test Clock Input)：TCK為TAP的操作提供了一個獨立的、基本的時鐘信號，TAP的所有操作都是通過這個時鐘信號來驅(qū)動的。

TRST(Test Reset Input)：TRST可以用來對TAP控制器進行復(fù)位(初始化)。因為通過TMS也可以對TAP控制器進行復(fù)位(初始化)，所以有四線JTAG與五線JTAG之分。

圖1示出已知的芯片JTAG測試結(jié)構(gòu)，參考圖1所示，測試結(jié)構(gòu)需要5個管腳。但是對于管腳比較少的芯片來說，整個芯片可用于測試的管腳不到5個，甚至是更少就很難實現(xiàn)有JTAG接口來實現(xiàn)對芯片內(nèi)部的測試。因此，現(xiàn)有的方案只適用于可用的測試管腳大于等于5個的芯片。這樣嚴重影響了JTAG接口的使用范圍。

技術(shù)實現(xiàn)要素：

本實用新型所要解決的技術(shù)問題是提供一種芯片JTAG測試結(jié)構(gòu)以及芯片，能夠在不到5個管腳的芯片內(nèi)進行JTAG測試。

本實用新型為解決上述技術(shù)問題而采用的技術(shù)方案是提出一種芯片JTAG測試結(jié)構(gòu)，包括曼徹斯特解碼器和譯碼器，該曼徹斯特解碼器具有輸入端、時鐘輸出端和數(shù)據(jù)輸出端，該譯碼器具有時鐘輸入端、數(shù)據(jù)輸入端以及一組JTAG測試端子、該曼徹斯特解碼器的該輸入端連接芯片的輸入管腳，該時鐘輸出端連接該譯碼器的時鐘輸入端，該數(shù)據(jù)輸出端連接該譯碼器的數(shù)據(jù)輸入端。

在本實用新型的一實施例中，該組JTAG測試端子包括TDI端、TMS端、TCK端和TRST端。

在本實用新型的一實施例中，該譯碼器包括：級聯(lián)的多級移位寄存器，各級移位寄存器連接該時鐘輸入端和該數(shù)據(jù)輸入端；比較單元，具有命令輸入端、第一輸出端、第二輸出端和第三輸出端，該命令輸入端連接各級移位寄存器的輸出端，該比較單元比較來自該命令輸入端的數(shù)據(jù)與三個預(yù)設(shè)的命令，以從該第一輸出端、該第二輸出端和該第三輸出端分別輸出比較結(jié)果信號；多路選擇單元，具有數(shù)據(jù)輸入端、時鐘輸入端、第一選擇端、第二選擇端、第三選擇端、第一JTAG測試端、第二JTAG測試端、第三JTAG測試端和第四JTAG測試端，該多路選擇單元的數(shù)據(jù)輸入端連接該譯碼器的數(shù)據(jù)輸入端，該多路選擇單元的第一選擇端、第二選擇端、第三選擇端分別連接該比較單元的該第一輸出端、該第二輸出端和該第三輸出端，該多路選擇單元根據(jù)該第一輸出端、該第二輸出端和該第三輸出端的比較結(jié)果信號決定將該數(shù)據(jù)輸入端的數(shù)據(jù)分配給該第一JTAG測試端、該第二JTAG測試端和該第三JTAG測試端的其中之一，且將該時鐘輸入端的時鐘傳輸給該第四JTAG測試端。

在本實用新型的一實施例中，第一JTAG測試端為TDI端、第二JTAG測試端TMS端、第三JTAG測試端為TRST端，該第四JTAG測試端為TCK端。

本實用新型提出一種芯片，包括如上所述的芯片JTAG測試結(jié)構(gòu)。

本實用新型通過曼徹斯特碼的方式和控制命令的方式實現(xiàn)了等效的JTAG(5線)方案。降低了JTAG對芯片管腳數(shù)的要求，擴大了它的應(yīng)用范圍，給少管腳芯片JTAG測試帶來可能。

附圖說明

為讓本實用新型的上述目的、特征和優(yōu)點能更明顯易懂，以下結(jié)合附圖對本實用新型的具體實施方式作詳細說明，其中：

圖1是已知的芯片JTAG測試結(jié)構(gòu)。

圖2是本實用新型一實施例的芯片JTAG測試結(jié)構(gòu)。

圖3是曼徹斯特編碼示意圖。

圖4是曼徹斯特解碼示意圖。

圖5是本實用新型一實施例的譯碼器結(jié)構(gòu)示意圖。

具體實施方式

圖2是本實用新型一實施例的芯片JTAG測試結(jié)構(gòu)。參考圖2所示，本實施例的一種芯片JTAG測試結(jié)構(gòu)20，包括曼徹斯特解碼器21和譯碼器22。曼徹斯特解碼器21具有輸入端21a、數(shù)據(jù)輸出端21b和時鐘輸出端21c。譯碼器22具有數(shù)據(jù)輸入端22a、時鐘輸入端22b、一組JTAG測試端子22c、22d、22e和22f。曼徹斯特解碼器21的輸入端21a連接芯片的輸入管腳Input，時鐘輸出端21c連接譯碼器22的時鐘輸入端22b，數(shù)據(jù)輸出端21b連接譯碼器22的數(shù)據(jù)輸入端22a。

如圖2所示，JTAG測試端子包括TDI端、TMS端、TCK端和TRST端，這些端子都連接到TAP控制器23。TAP控制器23另有TDO端，其連接芯片的輸出管腳Output。

在本實施例中，用曼徹施特編碼的方式實現(xiàn)一根線同時傳輸時鐘(clock)和數(shù)據(jù)(data)，輸入到芯片的Input管腳。圖3是曼徹斯特編碼示意圖。參考圖3所示，曼徹斯特編碼用上升沿表示“1”，用下降沿表示“0”。

相應(yīng)地，在曼徹斯特解碼器21提取出數(shù)據(jù)(Data)和時鐘(clock)信號。圖3是曼徹施特解碼器解碼出的時鐘和數(shù)據(jù)結(jié)果。

曼徹施特解碼器解碼的結(jié)果進一步通過核對命令的方式來實現(xiàn)把數(shù)據(jù)(Data)信號分別送給TMS,TDI,TRST。

例如：命令A(yù)(命令＝aaaaaaaa)把數(shù)據(jù)(Data)送給TDI，clock送給TCK，但TMS和TRST都為“0”。

命令B(命令＝bbbbbbbb)把數(shù)據(jù)(Data)送給TMS，clock送給TCK，但TDI和TRST都為“0”。

命令C(命令＝cccccccc)把數(shù)據(jù)(Data)送給TRST，clock送給TCK，但TDI和TMS都為“0”。

圖5是本實用新型一實施例的譯碼器結(jié)構(gòu)示意圖。參考圖5所示，譯碼器22包括級聯(lián)的多級移位寄存器52a-52h、比較單元54和多路選擇單元56。這里移位寄存器的級數(shù)與命令的寬度一致，可以是8個(對應(yīng)8bit寬度命令)，也是少于或多于8個。各級移位寄存器52a-52h的輸入端D和時鐘端分別連接譯碼器22的數(shù)據(jù)輸入端22a和時鐘輸入端22b。比較單元54具有命令輸入端54a、第一輸出端54b、第二輸出端54c和第三輸出端54d，命令輸入端54a連接各級移位寄存器52a-52h的輸出端Q。在此，比較單元54比較來自命令輸入端54a的數(shù)據(jù)與三個預(yù)設(shè)的命令，以從第一輸出端54b、第二輸出端54c和第三輸出端54d分別輸出比較結(jié)果信號。例如當比較后發(fā)現(xiàn)數(shù)據(jù)為預(yù)設(shè)的命令A(yù)時，第一輸出端54b輸出的比較結(jié)果信號為高電平，否則第一輸出端54b輸出的比較結(jié)果信號為低電平。類似地，當比較后發(fā)現(xiàn)數(shù)據(jù)為預(yù)設(shè)的命令B時，第二輸出端54c輸出的比較結(jié)果信號為高電平，否則第二輸出端54c輸出的比較結(jié)果信號為低電平。當比較后發(fā)現(xiàn)數(shù)據(jù)為預(yù)設(shè)的命令C時，第三輸出端54d輸出的比較結(jié)果信號為高電平，否則第三輸出端54d輸出的比較結(jié)果信號為低電平。

多路選擇單元56具有數(shù)據(jù)輸入端、時鐘輸入端、第一選擇端、第二選擇端、第三選擇端、第一JTAG測試端、第二JTAG測試端、第三JTAG測試端和第四JTAG測試端。多路選擇單元56的數(shù)據(jù)輸入端連接譯碼器22的數(shù)據(jù)輸入端以輸入數(shù)據(jù)Data。多路選擇單元56的第一選擇端、第二選擇端、第三選擇端分別連接比較單元54的該第一輸出端54b、第二輸出端54c和第三輸出端54d。多路選擇單元56根據(jù)第一輸出端54b、第二輸出端54c和第三輸出端54d的比較結(jié)果信號決定將數(shù)據(jù)輸入端的數(shù)據(jù)Data分配給第一JTAG測試端TDI、第二JTAG測試端TMS和第三JTAG測試端TRST的其中之一，且將時鐘輸入端的時鐘Clock傳輸給第四JTAG測試端TCK。

本實用新型上述實施例的芯片JTAG測試結(jié)構(gòu)應(yīng)用在芯片中，通過曼徹斯特碼的方式和控制命令的方式實現(xiàn)了等效的JTAG(5線)方案。降低了JTAG 對芯片管腳數(shù)的要求，擴大了它的應(yīng)用范圍，給少管腳芯片JTAG測試帶來可能。

雖然本實用新型已參照當前的具體實施例來描述，但是本技術(shù)領(lǐng)域中的普通技術(shù)人員應(yīng)當認識到，以上的實施例僅是用來說明本實用新型，在沒有脫離本實用新型精神的情況下還可作出各種等效的變化或替換，因此，只要在本實用新型的實質(zhì)精神范圍內(nèi)對上述實施例的變化、變型都將落在本申請的權(quán)利要求書的范圍內(nèi)。