本發(fā)明大體上涉及集成電路技術(shù)。具體地說，本發(fā)明涉及芯片設(shè)計和驗證，尤其是涉及一種用于加速芯片仿真和調(diào)試的方法以及配置成用于實現(xiàn)所述方法的芯片測試系統(tǒng)。

背景技術(shù)：

在當(dāng)前的硅芯片設(shè)計中，由于設(shè)計復(fù)雜程度增加導(dǎo)致設(shè)計成本增加。隨著芯片的門數(shù)增加，設(shè)計復(fù)雜程度和成本也顯著增加。同時，由于要求增多以及激烈的市場競爭，芯片產(chǎn)品更新?lián)Q代非常快，芯片廠商不得不縮短芯片設(shè)計周期，以便盡快將芯片產(chǎn)品市場化并且贏得競爭優(yōu)勢。

隨著芯片設(shè)計的設(shè)計復(fù)雜程度增加，編譯和模擬時間變得越來越長，并且大多數(shù)編譯和模擬被用來進行缺陷追蹤以及驗證現(xiàn)存缺陷是否已被修好。典型地，對于當(dāng)今的圖形處理單元(GPU)，編譯時間需要一個小時，但是模擬時間更長，例如六個小時或者更長。當(dāng)芯片級模擬中存在錯誤的時候，知識產(chǎn)權(quán)(IP)設(shè)計者通常沒有獨立的測試平臺來產(chǎn)生任意定義的激勵，因此設(shè)計者不得不使用整個芯片級測試平臺來重現(xiàn)失敗。這非常耗時，并且其他IP設(shè)計者不能積極地參與并行調(diào)試，因為復(fù)制所述失敗的另一副本來進行調(diào)試是非常耗時的，更不用說用于調(diào)試的另一個設(shè)計樹所需要的巨大磁盤需求了。當(dāng)設(shè)計者找到潛在漏洞時，他必須修改、重新編譯和重新模擬所述芯片設(shè)計，在他通常發(fā)現(xiàn)所做的修補工作無效之前，這可能就需要好幾個小時，并且不得不將修補-調(diào)試步驟重新來一遍。

本領(lǐng)域中存在幾種公知解決方案來加速編譯和模擬。一種公知的解決方案是分區(qū)編譯(例如預(yù)先編譯的IP，也被稱為PIP)，其意味著分割整個測試平臺(即測試系統(tǒng))并且僅僅重新編譯經(jīng)修改的分區(qū)以減少重新編譯時間。這種解決方案既沒有減少模擬時間也不能使加速設(shè)計周期的調(diào)試活動并行化。

另一種解決方案是保存/復(fù)原(saving/restoring)，其意味著保存模擬快照并且在下一輪模擬中復(fù)原狀態(tài)。但是，這種技術(shù)僅僅適用于System C實現(xiàn)方式，而不能用于更廣泛的寄存器傳輸級(RTL)實現(xiàn)方式，并且當(dāng)芯片設(shè)計變化的時候，所保存的快照可能不可靠并因此并不適用于取回。

另一種公知解決方案是仿真模型替換，其意味著利用算法或者功能模型來替換未處于調(diào)試中的模塊。但是，周期準(zhǔn)確C模型幾乎不可用，所以不能總應(yīng)用這種解決方案。

技術(shù)實現(xiàn)要素：

如上面所提到的那樣，增加的芯片集成度和復(fù)雜性不僅增加了設(shè)計成本，而且導(dǎo)致芯片設(shè)計周期延長。在芯片測試和驗證中，芯片設(shè)計者花費大量時間編譯和模擬復(fù)雜的測試系統(tǒng)。對復(fù)雜的測試系統(tǒng)的編譯和模擬是耗費時間的并且浪費了設(shè)計者的寶貴時間，并因此使得芯片設(shè)計變得效率低下并且令人沮喪。如果用于編譯和模擬的時間能夠被節(jié)省下來或者芯片測試系統(tǒng)中的芯片仿真和調(diào)試能夠被加速的話，那么芯片設(shè)計周期會顯著縮短。

為了縮短芯片設(shè)計周期，本發(fā)明的各個方面提供了一種用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法和一種配置成用于實現(xiàn)根據(jù)本發(fā)明的方法的芯片測試系統(tǒng)。

根據(jù)本發(fā)明的一個方面，提供了一種用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法，所述芯片測試系統(tǒng)包括待測子系統(tǒng)和激勵 子系統(tǒng)，其中，所述激勵子系統(tǒng)充當(dāng)所述待測子系統(tǒng)的激勵源并且為所述待測子系統(tǒng)提供激勵信號，所述方法包括：從第一時間點開始，在芯片測試系統(tǒng)中運行芯片測試程序；從所述第一時間點開始，記錄所述激勵子系統(tǒng)的激勵信號；如果所述待測子系統(tǒng)的響應(yīng)信號在第二時間點發(fā)生錯誤，則停止運行所述芯片測試程序，并且利用所記錄的激勵信號生成虛擬激勵發(fā)生器，其中，所述虛擬激勵發(fā)生器能夠產(chǎn)生虛擬激勵信號，所述虛擬激勵信號與所述激勵子系統(tǒng)從所述第一時間點至所述第二時間點所提供的激勵信號相同；修改至少一個芯片設(shè)計參數(shù)；以及利用所述虛擬激勵發(fā)生器替換所述激勵子系統(tǒng)，并且通過使用所述虛擬激勵發(fā)生器作為所述待測子系統(tǒng)的激勵源在所述芯片測試系統(tǒng)中重新運行所述芯片測試程序。

根據(jù)本發(fā)明的用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法能夠?qū)崿F(xiàn)一種高效的并且節(jié)省時間的設(shè)計測試和驗證，從而縮短了芯片設(shè)計周期。

在一個方面，所述方法進一步包括：檢測所述待測子系統(tǒng)的響應(yīng)信號是否發(fā)生錯誤，如果所述待測子系統(tǒng)的響應(yīng)信號未發(fā)生錯誤，則繼續(xù)運行所述芯片測試程序直至所述芯片測試程序運行結(jié)束。

根據(jù)本發(fā)明的另一個方面，提供了一種芯片測試系統(tǒng)，所述芯片測試系統(tǒng)包括：待測子系統(tǒng)和激勵子系統(tǒng)，其中，所述激勵子系統(tǒng)充當(dāng)所述待測子系統(tǒng)的激勵源并且為所述待測子系統(tǒng)提供激勵信號；用于從第一時間點開始記錄所述激勵子系統(tǒng)的激勵信號的記錄模塊，芯片測試程序從所述第一時間點開始在所述芯片測試系統(tǒng)中運行；用于檢測所述待測子系統(tǒng)的響應(yīng)信號是否發(fā)生錯誤的檢測模塊；配置成如果所述待測子系統(tǒng)的響應(yīng)信號在第二時間點發(fā)生錯誤則停止運行所述芯片測試程序的操作模塊；以及用于在所述待測子系統(tǒng)的響應(yīng)信號在第二時間點發(fā)生錯誤時利用所記錄的激勵信號生成虛擬激勵發(fā)生器的生成模塊，其中，所述虛擬激勵發(fā)生器被配置成產(chǎn)生虛擬激勵信號，所述虛擬激勵信號與所述激勵子系統(tǒng)從所述第一時間點至所述第 二時間點所提供的激勵信號相同；其中，所述激勵子系統(tǒng)能夠被所述虛擬激勵發(fā)生器替換，以便通過使用所述虛擬激勵發(fā)生器作為所述待測子系統(tǒng)的激勵源在所述芯片測試系統(tǒng)中從所述第一時間點開始重新運行所述芯片測試程序。利用所述虛擬激勵發(fā)生器，顯著減少了重新編譯和重新模擬的時間消耗并且設(shè)計者能夠在短時間內(nèi)通過從第一時間點開始在芯片測試系統(tǒng)中重新運行芯片測試程序來檢查經(jīng)修改的待測子系統(tǒng)，從而確保芯片設(shè)計的現(xiàn)有缺陷已被移除。

在一個方面，基于所記錄的激勵信號自動產(chǎn)生所述虛擬激勵發(fā)生器。

根據(jù)本發(fā)明的另一個方面，提供了一種配置成用于實現(xiàn)根據(jù)本發(fā)明所述的用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法的芯片測試系統(tǒng)。

如上面所描述的那樣，為了加速針對大型設(shè)計的編譯、模擬和并行化調(diào)試，本發(fā)明在一個失敗的時間點之后利用虛擬激勵發(fā)生器替換測試平臺或者測試系統(tǒng)中除了有待調(diào)試的模塊之外的所有模塊，所述虛擬激勵發(fā)生器在有待調(diào)試的模塊的接口輸入端上精確地產(chǎn)生激勵，所述激勵與第一輪使用實際的芯片級測試平臺所轉(zhuǎn)存的激勵信號相同。因為在所述測試平臺中僅僅存在有待調(diào)試的模塊和激勵發(fā)生器(類似于程序語言接口裝載所保存的激勵)，編譯和模擬時間得以極度簡化，并且調(diào)試折返時間得以最小化。因為設(shè)計者總是關(guān)心在失敗時間點之前反饋給待調(diào)試模塊的激勵以及來自于待調(diào)試模塊的響應(yīng)，盡管激勵器在來自有待調(diào)試模塊的響應(yīng)變化時不能改變激勵，但是使用所述激勵來轉(zhuǎn)存所述有待調(diào)試的模塊中的所有細(xì)節(jié)對設(shè)計者來說還是非常有幫助的。通常，在系統(tǒng)失敗中定位根本原因是很困難的。利用根據(jù)本發(fā)明的虛擬激勵發(fā)生器的技術(shù)，幾個IP設(shè)計者能夠利用他們特定的簡化的測試平臺并行地進行調(diào)試，并且利用這種分治(divide-and-conquer)方式能夠更快地找到根本原因。

本發(fā)明專注于加速仿真和調(diào)試。在第一輪仿真中，可以定義一系列有待調(diào)試的模塊并且轉(zhuǎn)存這些有待調(diào)試模塊的接口上所有的波形。如果仿真失敗，在本發(fā)明中創(chuàng)建針對每個有待調(diào)試模塊的小的測試平臺，并且每個小的測試平臺由兩部分組成，即有待調(diào)試的模塊和虛擬激勵發(fā)生器，所述虛擬激勵發(fā)生器精確地產(chǎn)生轉(zhuǎn)存在先前運行中的相同的接口信號。原始測試平臺因此被分割成幾個小的簡化的測試平臺，因此芯片設(shè)計者能夠并行地調(diào)試有待調(diào)試的模塊，編譯時間和模擬時間得以顯著減少。這種技術(shù)能夠通過簡化和并行化所述芯片調(diào)試而顯著地加速芯片調(diào)試，這對于大型設(shè)計例如GPU設(shè)計來說特別有用。本發(fā)明的其他方面和實施方式將在下文中加以描述。

附圖說明

下面參考附圖通過舉例的方式(但并不限于此)闡述本發(fā)明，其中：

圖1示出根據(jù)本發(fā)明的一個方面的簡化的芯片測試系統(tǒng)，其中激勵子系統(tǒng)充當(dāng)待測子系統(tǒng)的激勵源。

圖2示出根據(jù)本發(fā)明的一個方面的激勵子系統(tǒng)的激勵信號和待測子系統(tǒng)的響應(yīng)信號的示意圖。

圖3示出根據(jù)本發(fā)明的一個方面的簡化的芯片測試系統(tǒng)，其中虛擬激勵發(fā)生器充當(dāng)待測子系統(tǒng)的激勵源。

圖4示出根據(jù)本發(fā)明的一個方面的用于在芯片測試系統(tǒng)中實現(xiàn)芯片仿真和調(diào)試的方法的流程圖。

圖5示出根據(jù)本發(fā)明的一個方面的用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法的流程圖。

具體實施方式

現(xiàn)在參考附圖中所示的一些實施方式來詳細(xì)描述本發(fā)明的幾個方面。在下面的說明書中，許多具體細(xì)節(jié)都是用來提供對具體實施方式的完全理解。但是，對本領(lǐng)域技術(shù)人員來說顯而易見的是，所述實施方式能夠以不帶有一些或全部具體細(xì)節(jié)的方式實施。在其他情況下，公知的步驟和/或結(jié)構(gòu)并未進行詳細(xì)闡述，以免不必要地造成具體實施方式難于理解。本領(lǐng)域技術(shù)人員能理解的是，本次討論僅僅是對示例性實施方式的描述，其用意并不在于限制本發(fā)明在示例性結(jié)構(gòu)中具體實施的較寬范圍。

圖1示例性地示出根據(jù)本發(fā)明的一個方面的簡化的芯片測試系統(tǒng)。在圖1中示例性地示出芯片測試系統(tǒng)100，其中，所述芯片測試系統(tǒng)100至少包括待測子系統(tǒng)(SUT)110和激勵子系統(tǒng)(ES)120。所述芯片測試系統(tǒng)的其他公知部件在這里并未加以顯示和描述，以免不必要地造成本發(fā)明的具體實施方式難于理解。如圖1中所示，所述待測子系統(tǒng)(SUT)110和所述激勵子系統(tǒng)(ES)120具有各自的接口111、121。所述待測子系統(tǒng)(SUT)110和所述激勵子系統(tǒng)(ES)120通過至少一個連接裝置130、140連接。

在圖1中所示的根據(jù)本發(fā)明的一種簡化的實施方式中，所述待測子系統(tǒng)(SUT)110和所述激勵子系統(tǒng)(ES)120通過第一連接裝置130和第二連接裝置140連接，所述第一連接裝置130和所述第二連接裝置140構(gòu)成所述待測子系統(tǒng)(SUT)110與所述激勵子系統(tǒng)(ES)120之間的通訊和電氣連接。所述激勵子系統(tǒng)(ES)120充當(dāng)激勵源并且通過第一連接裝置130給所述待測子系統(tǒng)(SUT)110提供激勵信號。響應(yīng)于所述激勵信號，所述待測子系統(tǒng)(SUT)110通過第二連接裝置140以響應(yīng)信號向所述激勵子系統(tǒng)(ES)120作出響應(yīng)。

圖1僅僅示出一種極其簡化的芯片測試系統(tǒng)。一般情況下，實際使用的芯片測試系統(tǒng)是大型的、錯綜復(fù)雜的，其中，所述待測子系統(tǒng)(SUT)可以是整個芯片測試系統(tǒng)的一小部分并且包括至少一個電路元件或者電路，在一種實施方式中，整個芯片測試系統(tǒng)除了所述待 測子系統(tǒng)(SUT)的其他部分都可以被看作是所述待測子系統(tǒng)(SUT)的激勵源。

圖2示出根據(jù)本發(fā)明的一個方面的激勵子系統(tǒng)的激勵信號和待測子系統(tǒng)的響應(yīng)信號的示意圖。激勵子系統(tǒng)的激勵信號(即接口信號)充當(dāng)待測子系統(tǒng)的輸入信號。作為回應(yīng)，待測子系統(tǒng)的響應(yīng)信號被看作是所述激勵子系統(tǒng)的反饋信號。如圖2中示例性所示，數(shù)字信號b1、b2由激勵子系統(tǒng)120(參見圖1)從第一時間點T1開始產(chǎn)生并且通過第一連接裝置130作為輸入信號提供給待測子系統(tǒng)110，其中，第一數(shù)字信號b1不同于第二數(shù)字信號b2。第一數(shù)字信號b1和第二數(shù)字信號b2分別充當(dāng)待測子系統(tǒng)110的激勵信號。在一種簡單的實施方式中，在第一數(shù)字信號b1和第二數(shù)字信號b2的激勵下，待測子系統(tǒng)110向激勵子系統(tǒng)120響應(yīng)出數(shù)字信號d1、d2，其中，第三數(shù)字信號d1對應(yīng)于第一數(shù)字信號b1，而第四數(shù)字信號d2對應(yīng)于第二數(shù)字信號b2。在一種實施方式中，如圖2所示，第三數(shù)字信號d1符合設(shè)計者的預(yù)期并且表明所述待測子系統(tǒng)110已經(jīng)通過了基于第一數(shù)學(xué)信號b1的測試和驗證，但是，第四數(shù)字信號d2在第二時間點T2處發(fā)生了錯誤，其表明至少一個設(shè)計缺陷存在于所述待測子系統(tǒng)110中并且設(shè)計者需要修改待測子系統(tǒng)110的設(shè)計。

在根據(jù)本發(fā)明的一種實施方式中，當(dāng)芯片測試程序開始在芯片測試系統(tǒng)中運行以進行芯片測試和驗證的時候，從第一時間點T1開始記錄并轉(zhuǎn)存所述激勵子系統(tǒng)120的激勵信號(S1)。如果待測子系統(tǒng)110已經(jīng)通過了所述芯片測試程序的設(shè)計測試和驗證的話，那么所述待測子系統(tǒng)110將在另一個測試程序下進行測試和驗證，直至所述待測子系統(tǒng)110通過所有的所要求的測試程序，最終，它將被轉(zhuǎn)交給設(shè)計工藝的下一階段。如果待測子系統(tǒng)110的響應(yīng)信號在第二時間點T2發(fā)生錯誤(參見圖2)，那么所述芯片測試程序停止運行并且相應(yīng)地利用所記錄的激勵信號(S1)產(chǎn)生虛擬激勵發(fā)生器(VSG)，其中，所述虛擬激勵發(fā)生器(VSG)能夠產(chǎn)生虛擬激勵信號(S2)，其與所述激勵子系統(tǒng)120從第一時間點(T1)至第二時間點(T2)所提供的激勵信號 (S1)相同。根據(jù)本發(fā)明的一個方面，所述虛擬激勵發(fā)生器(VSG)能夠基于所記錄的激勵信號(S1)自動產(chǎn)生。

萬一芯片設(shè)計存在缺陷(其由響應(yīng)信號中的錯誤來表明)，需要在分析設(shè)計測試和驗證中所發(fā)生的失敗的原因之后對現(xiàn)有芯片設(shè)計進行修改。例如，設(shè)計者可能需要進一步修改至少一個芯片設(shè)計參數(shù)或者相關(guān)的電路結(jié)構(gòu)，例如芯片設(shè)計中的一個電路元件、一個電路或者連接關(guān)系。在修改所述芯片設(shè)計之后，可以在芯片測試系統(tǒng)中對經(jīng)修改的待測子系統(tǒng)再次進行測試和驗證。根據(jù)本發(fā)明的一個方面，為了實現(xiàn)一種有效的并且節(jié)約時間的芯片測試和驗證以及允許并行地調(diào)試多個待測子系統(tǒng)，可以利用相應(yīng)的虛擬激勵發(fā)生器來替換各自的激勵子系統(tǒng)，從而用于各自的待測子系統(tǒng)的相應(yīng)激勵源(即所述相應(yīng)的虛擬激勵發(fā)生器)不需要重新編譯和重新模擬，其中，所述相應(yīng)的虛擬激勵發(fā)生器可以提供相應(yīng)的虛擬激勵信號，所述相應(yīng)的虛擬激勵信號以一種極其簡化、有效并且節(jié)約時間的方式與各自的激勵子系統(tǒng)的相應(yīng)激勵信號一樣。利用所述相應(yīng)的虛擬激勵發(fā)生器，顯著減少了重新編譯和重新模擬的時間消耗，并且設(shè)計者能夠在短時間內(nèi)通過從第一時間點(T1)開始在芯片測試系統(tǒng)中重新運行芯片測試程序來檢查經(jīng)修改的待測子系統(tǒng)，從而確保所發(fā)現(xiàn)的芯片設(shè)計缺陷被移除。

圖3示例性地示出根據(jù)本發(fā)明的一個方面的簡化的芯片測試系統(tǒng)，其中虛擬激勵發(fā)生器充當(dāng)經(jīng)修改的待測子系統(tǒng)的激勵源。與圖1相比，圖3中的芯片測試系統(tǒng)與圖1中的芯片測試系統(tǒng)之間的區(qū)別在于，圖1中的待測子系統(tǒng)110被修改成圖3中的經(jīng)修改的待測子系統(tǒng)(MSUT)110’，并且利用圖3中的虛擬激勵發(fā)生器(VSG)320替換圖1中的激勵子系統(tǒng)120。

如圖3所示，所述芯片測試系統(tǒng)300至少包括經(jīng)修改的待測子系統(tǒng)(MSUT)110’和虛擬激勵發(fā)生器(VSG)320。所述芯片測試系統(tǒng)的其他公知部件在這里并未加以顯示和描述，以免不必要地造成本發(fā)明的具體實施方式難于理解。在圖3中，所述經(jīng)修改的待測子系統(tǒng) (MSUT)110’和所述虛擬激勵發(fā)生器(VSG)320具有各自的接口111、121。所述經(jīng)修改的待測子系統(tǒng)(MSUT)110’和所述虛擬激勵發(fā)生器(VSG)320通過至少一個連接裝置130、140連接。

在圖3中所示的根據(jù)本發(fā)明的一種簡化的實施方式中，所述經(jīng)修改的待測子系統(tǒng)(MSUT)110’和所述虛擬激勵發(fā)生器(VSG)320通過第一連接裝置130和第二連接裝置140連接，所述第一連接裝置130和所述第二連接裝置140構(gòu)成所述經(jīng)修改的待測子系統(tǒng)(MSUT)110’與所述虛擬激勵發(fā)生器(VSG)320之間的通訊和電氣連接。所述虛擬激勵發(fā)生器(VSG)320充當(dāng)激勵源并且通過第一連接裝置130給經(jīng)修改的待測子系統(tǒng)(MSUT)110’提供激勵信號。響應(yīng)于所述激勵信號，所述經(jīng)修改的待測子系統(tǒng)(MSUT)110’通過第二連接裝置140向所述虛擬激勵發(fā)生器(VSG)320回復(fù)響應(yīng)信號。

如圖1和圖2所示，根據(jù)本發(fā)明的一個方面，芯片測試程序從第一時間點(T1)開始在芯片測試系統(tǒng)中運行，并且在所述芯片測試程序運行期間在第二時間點(T2)發(fā)生錯誤。鑒于該錯誤，可以提供圖3中所示的經(jīng)修改的待測子系統(tǒng)(MSUT)110’，并且利用圖1中所示的激勵子系統(tǒng)的從第一時間點(T1)至第二時間點(T2)所記錄的激勵信號自動地產(chǎn)生圖3中所示的虛擬激勵發(fā)生器(VSG)320。相應(yīng)地，所述虛擬激勵發(fā)生器(VSG)320能夠產(chǎn)生虛擬激勵信號(S2)，其與所述激勵子系統(tǒng)從第一時間點(T1)至第二時間點(T2)所提供的激勵信號(S1)相同。

通過運用圖3中所示的芯片測試系統(tǒng)300，所述芯片測試系統(tǒng)300中的芯片測試程序可以從第一時間點(T1)開始重新運行，并且檢查所述經(jīng)修改的待測子系統(tǒng)110’以確保芯片設(shè)計的現(xiàn)有缺陷已被移除。與圖1中的芯片測試系統(tǒng)100可能需要很多時間(例如至少一個小時)來編譯和模擬所述激勵子系統(tǒng)120以便為待測子系統(tǒng)(SUT)110提供激勵信號相比，圖3中的芯片測試系統(tǒng)300只需要少量時間來編譯和模擬激勵源，因為所述虛擬激勵發(fā)生器(VSG)320可以直接為 所述經(jīng)修改的待測子系統(tǒng)(MSUT)110’提供激勵信號，所述激勵信號與激勵子系統(tǒng)的激勵信號(S1)相同。因此，在圖3中實施的設(shè)計測試和驗證是有效并且節(jié)約時間的，并且它允許并行調(diào)試多個待測子系統(tǒng)。

利用這種虛擬激勵發(fā)生器(VSG)可以針對大型設(shè)計使得芯片設(shè)計的編譯和調(diào)試得以加速和并行化。在一種根據(jù)本發(fā)明的實施方式中，多于一個IP設(shè)計者可以利用他們特定的簡化的測試系統(tǒng)并行地進行調(diào)試并且以這種分治方式找到芯片設(shè)計中現(xiàn)有缺陷的根本原因。

圖4示出根據(jù)本發(fā)明的一個方面的用于在芯片測試系統(tǒng)中實現(xiàn)芯片仿真和調(diào)試的方法的流程圖。如圖4所示，芯片測試系統(tǒng)中的芯片仿真和調(diào)試在多個步驟中實現(xiàn)。首先，在步驟401中，芯片測試程序在芯片測試系統(tǒng)中運行。由于設(shè)計復(fù)雜性增加，設(shè)計者經(jīng)?；ㄙM數(shù)個小時在芯片設(shè)計的編譯和模擬上。在一個方面，編譯時間可能是一個小時，而模擬時間可能是六個小時或者更多。在芯片測試程序運行期間，激勵子系統(tǒng)(ES)充當(dāng)激勵源并且為相應(yīng)的待測子系統(tǒng)(SUT)提供激勵信號，并且所述相應(yīng)的待測子系統(tǒng)(SUT)向所述激勵子系統(tǒng)(ES)響應(yīng)以響應(yīng)信號。然后，在步驟402中，需要檢測待測子系統(tǒng)的響應(yīng)信號是否發(fā)生錯誤，如果所述待測子系統(tǒng)的響應(yīng)信號中未發(fā)生錯誤，那么芯片測試程序繼續(xù)運行直至芯片測試程序在步驟405中運行結(jié)束。如果所述待測子系統(tǒng)的響應(yīng)信號發(fā)生錯誤，那么芯片測試程序停止運行，如步驟403所示。所述錯誤表明至少一個設(shè)計缺陷存在于所述待測子系統(tǒng)(SUT)中，需要修改所述待測子系統(tǒng)(SUT)，以滿足芯片設(shè)計的要求并且符合設(shè)計者的期望。在一個方面，如步驟404中所示，可以修改至少一個芯片設(shè)計參數(shù)，以避免現(xiàn)有設(shè)計缺陷。在此修改之后，需要在芯片測試系統(tǒng)中再次測試和驗證所述芯片設(shè)計，從而能夠檢查所述待測子系統(tǒng)(SUT)中的設(shè)計缺陷是否已被移除。因此，返回步驟401并且從頭開始再次重新運行所述芯片測試程序，以確保芯片設(shè)計的存在缺陷已被移除。在下一個步驟中，類似于步驟402，進一步檢測所述待測子系統(tǒng)的響應(yīng)信號是否發(fā) 生錯誤。此后，以上面所描述的類似方式和順序在芯片測試系統(tǒng)中實施芯片仿真和調(diào)試，直到芯片測試程序成功運行結(jié)束。

通常，需要好幾次修改來移除一個缺陷。就這一點而言，需要重復(fù)實施芯片修改、芯片測試和驗證。例如，一個芯片設(shè)計參數(shù)會被修改不止一次，或者不止一個芯片設(shè)計參數(shù)會被修改，在這之后，需要進一步重復(fù)地重新編譯和重新模擬所述芯片設(shè)計，以確保芯片設(shè)計的現(xiàn)有缺陷已被移除。在每次修改之后，需要編譯和模擬整個測試系統(tǒng)，以確保芯片設(shè)計的現(xiàn)有缺陷已被移除。而且，每次編譯和模擬或者每次重新編譯和重新模擬都需要處理大量數(shù)據(jù)，并且這些數(shù)據(jù)處理是非常耗時的，必然導(dǎo)致芯片設(shè)計周期效率低下。

圖5示出根據(jù)本發(fā)明的一個方面的用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法的流程圖。所述用于加速芯片仿真和調(diào)試的方法能夠在修改相應(yīng)的待測子系統(tǒng)(SUT)之后顯著地節(jié)省用于重新編譯和重新模擬芯片設(shè)計的時間，并因此大大提高芯片設(shè)計的效率。

如圖5所示，所述用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法以多個步驟來實施。首先，在步驟501中，芯片測試程序從第一時間點(T1)開始在芯片測試系統(tǒng)中運行。所述芯片測試系統(tǒng)包括待測子系統(tǒng)(SUT)和激勵子系統(tǒng)(ES)，其中，所述激勵子系統(tǒng)充當(dāng)待測子系統(tǒng)的激勵源并且給待測子系統(tǒng)提供激勵信號。在步驟502中，從第一時間點(T1)開始記錄所述激勵子系統(tǒng)的激勵信號(S1)。在芯片測試程序運行期間，所述待測子系統(tǒng)(SUT)向所述激勵子系統(tǒng)(ES)響應(yīng)以響應(yīng)信號。然后，在步驟503中，檢測所述待測子系統(tǒng)的響應(yīng)信號是否發(fā)生錯誤，如果所述待測子系統(tǒng)的響應(yīng)信號未發(fā)生錯誤的話，那么所述芯片測試程序繼續(xù)運行直至所述芯片測試程序在步驟511中運行結(jié)束；如果所述待測子系統(tǒng)的響應(yīng)信號在第二時間點(T2)發(fā)生錯誤的話，那么所述芯片測試程序停止運行，并且利用所記錄的激勵信號(S1)產(chǎn)生虛擬激勵發(fā)生器(VSG)，其中，所述虛擬激勵發(fā)生器(VSG)能夠產(chǎn)生虛擬激勵信號(S2)，其與激勵子系統(tǒng)從 第一時間點(T1)至第二時間點(T2)所提供的激勵信號(S1)相同，如步驟504中所示。所述錯誤表明所述待測子系統(tǒng)(SUT)中存在至少一個設(shè)計缺陷，需要對所述待測子系統(tǒng)(SUT)進行修改，從而滿足芯片設(shè)計的要求并且符合設(shè)計者的期望。

在根據(jù)上面所描述的各個方面的一個方面中，如步驟505中所示，修改至少一個芯片設(shè)計參數(shù)，以避免現(xiàn)有設(shè)計缺陷。在此修改之后，需要在芯片測試系統(tǒng)中再次測試和驗證芯片設(shè)計，從而能夠檢查所述待測子系統(tǒng)(SUT)中的設(shè)計缺陷是否已被移除。為了加速芯片仿真和調(diào)試，在步驟506中利用虛擬激勵發(fā)生器(VSG)替換所述激勵子系統(tǒng)。所述虛擬激勵發(fā)生器不需要重新編譯就能夠直接用于模擬以提供虛擬激勵信號，其與所述激勵子系統(tǒng)從第一時間點(T1)至第二時間點(T2)所提供的激勵信號完全一樣。由此可見，激勵信號在這里以一種極其簡化、有效并且節(jié)約時間的方式被提供。利用所述虛擬激勵發(fā)生器，用于重新編譯和重新模擬的時間消耗被顯著降低，并且設(shè)計者能夠在很短的時間內(nèi)通過從第一時間(T1)開始在芯片測試系統(tǒng)中重新運行芯片測試程序來檢查經(jīng)修改的待測子系統(tǒng)(如步驟507中所示)，從而確保芯片設(shè)計的現(xiàn)存缺陷已被移除。接下來，在步驟508中，進一步檢測所述待測子系統(tǒng)的響應(yīng)信號是否發(fā)生錯誤，如果所述待測子系統(tǒng)的響應(yīng)信號未發(fā)生錯誤，則繼續(xù)運行所述芯片測試程序直至所述芯片測試程序在步驟511中運行結(jié)束；如果所述待測子系統(tǒng)的響應(yīng)信號發(fā)生錯誤，則停止運行所述芯片測試程序，如步驟509中所示。所述錯誤表明至少一個設(shè)計缺陷存在于所述待測子系統(tǒng)(SUT)中，需要進一步對所述待測子系統(tǒng)(SUT)進行修改，從而滿足芯片設(shè)計的要求并且符合設(shè)計者的期望。在一個方面，失敗可能來自先前的設(shè)計缺陷并且相應(yīng)的修改并沒有移除這個設(shè)計缺陷，以致于設(shè)計者不得不再次修改芯片設(shè)計。在一個方面，如步驟509所示，類似地修改至少一個芯片設(shè)計參數(shù)，以避免現(xiàn)存設(shè)計缺陷。在當(dāng)前的修改之后，需要在芯片測試系統(tǒng)中再次測試和驗證所述芯片設(shè)計，從而設(shè)計者能夠檢查所述待測子系統(tǒng)(SUT)中的設(shè)計缺陷是否最終被 移除。因此，返回步驟507并且從第一時間點(T1)開始重新運行所述芯片測試程序，以確保芯片設(shè)計的現(xiàn)有缺陷已被移除。在下一個步驟中，類似于步驟508，進一步檢測所述待測子系統(tǒng)的響應(yīng)信號是否發(fā)生錯誤。此后，以上面所描述的類似方式和順序在芯片測試系統(tǒng)中實施芯片仿真和調(diào)試，直到芯片測試程序成功運行結(jié)束。

如上面所提到的那樣，通常，需要好幾次修改來移除單個缺陷，并且需要重復(fù)地實施芯片修改、芯片測試和驗證。例如，可能需要不止一次地修改一個芯片設(shè)計參數(shù)，或者修改不止一個芯片設(shè)計參數(shù)，在這之后，需要進一步重復(fù)地重新運行所述芯片測試程序，以確保芯片設(shè)計的現(xiàn)有缺陷已被移除。同時，根據(jù)圖5中所示的用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法，在一次修改之后，當(dāng)確定芯片設(shè)計的現(xiàn)存缺陷是否已被移除的時候，不需要編譯和模擬整個測試系統(tǒng)。只需要在第一次在芯片測試系統(tǒng)中實施芯片仿真和調(diào)試的時候編譯和模擬整個系統(tǒng)，同時記錄激勵子系統(tǒng)的激勵信號(S1)。在發(fā)現(xiàn)錯誤之后，可以利用虛擬激勵發(fā)生器(VSG)來提供虛擬激勵信號(S2)，所述虛擬激勵信號(S2)與所述激勵子系統(tǒng)的激勵信號(S1)相同，因此，用于重新編譯和重新模擬激勵子系統(tǒng)的時間被節(jié)省下來了。當(dāng)現(xiàn)存缺陷沒有通過一次修改被移除而要求不止一次地重新運行所述芯片測試程序的時候，使用所述虛擬激勵發(fā)生器(VSG)來提供激勵子系統(tǒng)的相同的激勵信號(S1)顯著減少了用于重新編譯和重新模擬的時間消耗。因此，芯片測試系統(tǒng)中的芯片仿真和調(diào)試得以明顯加速，并且相應(yīng)地通過圖5中所示的方法能夠?qū)崿F(xiàn)高效的芯片設(shè)計周期。同時，在芯片測試系統(tǒng)中使用虛擬激勵發(fā)生器能夠因此縮短芯片研發(fā)周期。

根據(jù)本發(fā)明的一個方面的用于在芯片測試系統(tǒng)中加速芯片仿真和調(diào)試的方法能夠顯著降低編譯時間和模擬時間，同時，所述方法允許并行地測試和調(diào)試多個待測子系統(tǒng)，可以用相應(yīng)的虛擬激勵發(fā)生器來替換各自的激勵子系統(tǒng)，從而用于各自的待測子系統(tǒng)的相應(yīng)激勵源(即所述相應(yīng)的虛擬激勵發(fā)生器)不需要重新編譯和重新模擬，其 中，所述相應(yīng)的虛擬激勵發(fā)生器可以提供相應(yīng)的虛擬激勵信號，其以一種極其簡化、有效并且節(jié)約時間的方式與各自的激勵子系統(tǒng)的相應(yīng)激勵信號相同。

根據(jù)上面所描述的各個方面的一個方面，復(fù)雜的激勵子系統(tǒng)能夠被簡單的虛擬激勵發(fā)生器替換。用于重新編譯和重新模擬帶有虛擬激勵發(fā)生器的新的測試系統(tǒng)的時間遠(yuǎn)遠(yuǎn)小于重新編譯和重新模擬帶有復(fù)雜激勵子系統(tǒng)的測試系統(tǒng)的時間，因此，帶有虛擬激勵發(fā)生器的新的測試系統(tǒng)具有改善的且更快的重新編譯速度和模擬速度。

在上面所描述的各個方面的一個方面中，根據(jù)本發(fā)明的一個方面的虛擬激勵發(fā)生器可以是程序語言接口(PLI)模塊，其并不具有相應(yīng)被替換的激勵子系統(tǒng)的所有功能，而是僅僅產(chǎn)生與所述激勵子系統(tǒng)的激勵信號相同的虛擬激勵信號。在一個方面中，所述虛擬激勵發(fā)生器可以通過程序語言接口(PLI)或者C語言來實現(xiàn)。所述虛擬激勵發(fā)生器也可以通過直接程序接口(DPI)或者硬件描述語言(HDL)例如由Verilog HDL、VHDL、SystemC、Systemverilog等直接描述的激勵源來實現(xiàn)。

如圖1和圖3中所示，本發(fā)明的一個方面提供芯片測試系統(tǒng)100、300，其包括待測子系統(tǒng)(SUT)110和激勵子系統(tǒng)(ES)120，其中，所述激勵子系統(tǒng)120充當(dāng)所述待測子系統(tǒng)110的激勵源并且為所述待測子系統(tǒng)110提供激勵信號。

在一個方面，所述芯片測試系統(tǒng)100、300可以進一步包括用于記錄所述激勵子系統(tǒng)的激勵信號(S1)的記錄模塊(未示出)，其中，所述記錄模塊與所述激勵子系統(tǒng)120連接并且從第一時間點(T1)開始記錄所述激勵子系統(tǒng)的激勵信號(S1)，芯片測試程序在所述芯片測試系統(tǒng)中從所述第一時間點(T1)開始運行。

在上面所描述的各個方面的一個方面中，所述芯片測試系統(tǒng)100、300可以進一步包括用于檢測所述待測子系統(tǒng)110的響應(yīng)信號是 否發(fā)生錯誤的檢測模塊(未示出)，其中，所述檢測模塊與所述待測子系統(tǒng)110連接。

在上面所描述的各個方面的一個方面中，所述芯片測試系統(tǒng)100、300可以進一步包括配置成如果所述待測子系統(tǒng)的響應(yīng)信號在第二時間點(T2)發(fā)生錯誤則停止運行所述芯片測試程序的操作模塊(未示出)。

在上面所描述的各個方面的一個方面中，所述芯片測試系統(tǒng)100、300可以進一步包括用于生成虛擬激勵發(fā)生器(VSG)的生成模塊(未示出)，其中，所述生成模塊與所述記錄模塊連接，并且在所述待測子系統(tǒng)110的響應(yīng)信號在第二時間點(T2)發(fā)生錯誤時，所述生成模塊利用所記錄的激勵信號(S1)生成虛擬激勵發(fā)生器(VSG)。所述虛擬激勵發(fā)生器(VSG)能夠被配置成產(chǎn)生虛擬激勵信號(S2)，所述虛擬激勵信號(S2)與所述激勵子系統(tǒng)從所述第一時間點(T1)至所述第二時間點(T2)所提供的激勵信號(S1)相同。

在上面所描述的各個方面的一個方面中，能夠利用所述虛擬激勵發(fā)生器(VSG)320替換所述激勵子系統(tǒng)120，以便通過使用所述虛擬激勵發(fā)生器作為所述待測子系統(tǒng)的激勵源在所述芯片測試系統(tǒng)中從所述第一時間點(T1)開始重新運行所述芯片測試程序。

在上面所描述的各個方面的一個方面中，基于所記錄的激勵信號(S1)自動產(chǎn)生所述虛擬激勵發(fā)生器(VSG)。

在上面所描述的各個方面的一個方面中，所述虛擬激勵發(fā)生器(VSG)320具有與所述激勵子系統(tǒng)120相同的接口121。

根據(jù)本發(fā)明的一個方面，提供了一種配置成用于實現(xiàn)根據(jù)本發(fā)明的上述方法的芯片測試系統(tǒng)。

對本領(lǐng)域技術(shù)人員來說，顯而易見的是，可以針對這里所描述的實施方式實現(xiàn)大量的改進方案和變形方案，而它們并未離開要求保護的主題的范圍。因此，本說明書的用意在于，涵蓋這里所描述的不 同實施方式的改進方案和變形方案，只要所述改進方案和變形方案處于附加的權(quán)利要求和它們的等效方案的范圍之內(nèi)。