專利名稱：一種編碼器信號實時處理系統(tǒng)的制作方法
技術領域：
:本專利涉及一種編碼器信號實時處理系統(tǒng)，具體來說是幾種類型的編碼器數(shù)字信號實時處理電路設計及信號處理方法。它主要應用于各種平臺之上，用IXD實時實時顯示角度值。
技術背景:光電編碼器作為一種高精度的測角、測速傳感器，已在軍事、航天、機器人、生物工程等領域的精密測量與控制設備中得到廣泛應用，將光電編碼器的數(shù)字信號處理轉換為角度值并實時顯示非常重要，這需要處理能力強、可靠性高的實時讀出系統(tǒng)作支撐。以往的編碼器讀出電路的典型架構如下:通過單片機或FPGA將編碼器信號通過串口通信傳輸?shù)絇C機上，在PC機上通過MFC或C++編程將數(shù)字信號轉化為角度值。然后將角度值在PC機顯示屏上輸出。由此可見，信號處理的各功能模塊通常在各個分立的硬件平臺上實現(xiàn)，這種分立的硬件結構存在各模塊間接口復雜，聯(lián)合調試不便、實時性不夠、硬件結構不靈活等缺點。因此，設計一個具有強大處理能力、可靠穩(wěn)定的實時信號處理系統(tǒng)非常有必要。采用嵌入式的系統(tǒng)的設計方案可以將算法集成于硬件系統(tǒng)之中，實現(xiàn)軟件硬件平臺一體化。能夠實現(xiàn)在電路板中將編碼器數(shù)據(jù)讀入、處理轉化為角度值，并驅動液晶顯示模塊實時顯示。具有體積小、實時性好、調試方便等優(yōu)點。
發(fā)明內容:本專利的目的，在于提出一種編碼器信號實時處理系統(tǒng)，實現(xiàn)編碼器數(shù)據(jù)的實時采集、處理、顯示。為實現(xiàn)上述目的，本專利所采用的硬件裝置為:一塊嵌入了 FPGA的電路板，其中包括:一塊FPGA、一塊IXD，三種編碼器接入模塊以及外圍配置電路。所述的FPGA為低功耗處理器，它需要足夠多的邏輯資源和內嵌存儲單元，所述的IXD模塊為1602型號，增量式編碼器接入模塊包含一個差分轉單端芯片DS26LV32ATM，并行輸出絕對值編碼器接入模塊包含兩個電平轉化芯片74LVT244，SSI輸出絕對值編碼器接入模塊包含一個單端轉差分芯片DS26V31，并利用了所述的差分轉單端芯片DS26LV32ATM，夕卜圍配置電路包括IOOMHz的晶振CRYSTAL，XCF04S的PROM以及電源系統(tǒng)。各個硬件組成部分之間的連接關系為:編碼器與FPGA之間通過編碼器接入模塊相連。FPGA直接與IXD相連；晶振輸出端直接與FPGA相連。編碼器實時處理系統(tǒng)的實現(xiàn)編碼器數(shù)字信號處理的流程如下:(I)FPGA通過增量式編碼器接入模塊、并行輸出絕對值編碼器接入模塊、SSI輸出絕對值編碼器接入模塊將不同種類編碼器數(shù)字信號讀入到FPGA ；(2)通過Verilog編程，在FPGA內實現(xiàn)編碼器數(shù)字信號預處理轉化為普通二進制信號；[0012](3)通過Verilog編程，在FPGA內將普通二進制信號轉化為角度值；(4) FPGA驅動IXD實時顯示編碼器的角度值。本專利的顯著特點在于以下幾點:(I)采用嵌入式系統(tǒng)設計方案，將整個編碼器信號處理系統(tǒng)集成在一個電路板上，實現(xiàn)軟硬件平臺一體化，體積小，調試方便；(2)外部接口豐富，增量式編碼器接入模塊、并行輸出絕對值編碼器接入模塊、SSI輸出絕對值編碼器接入模塊提供三種接口，可將各種編碼器數(shù)字信號讀入到FPGA中；(3)采用FPGA，利用Verilog編程，開發(fā)出合理的信號處理算法，能提高信號的處理能力；(4)實時性好，采用IOOMHz的晶振，運算速度、顯示速度快，可以滿足實時顯示。(5)處理算法可根據(jù)編碼器的精度(編碼器數(shù)據(jù)位數(shù))不同而修改，以適應編碼器精度上的變化。

圖1.編碼器信號實時處理系統(tǒng)的系統(tǒng)框圖。圖2.編碼器信號實時處理的流程圖。
具體實施方式
:下面根據(jù)附圖對本專利的具體實施方式
作進一步的詳細說明。圖1是編碼器信號實時處理系統(tǒng)的系統(tǒng)框圖。本專利所采用的硬件裝置為:一塊嵌入了 FPGA的電路板，其中包括:一塊FPGA、一塊IXD，三種編碼器接入模塊以及外圍配置電路。所述的FPGA是XiIinx公司的spartan6系列的XC6SLX9 FPGA,這款FPGA的片內邏輯單兀有 1430 個 Slices, 11440 個 Fip-Flops。spartan6 系列的 FPGA 為 Xilinx 公司新推出的有批量應用、最低成本的FPGA器件，采用45nm低功耗銅工藝，在成本、性能和功耗上達到最好的平衡。FPGA是基于SRAM工藝的，所以掉電后，F(xiàn)PGA恢復為白片，內部邏輯消失。為了使FPGA反復使用，采用了一個XCF04S的PROM以主串模式對FPGA進行配置。增量式編碼器接入模塊用到了一個8端的接插件和一個差分轉單端芯片DS26LV32ATM ;并行輸入絕對值編碼器接入模塊包含一個16端的接插件和兩個電平轉換芯片74LVT244 ； SSI輸入絕對值編碼器接入模塊包含一個6端的接插件和一快單端轉差分芯片DS26V31，并用了上面提到的DS26LV32ATM的一個通道。所述的LCD為ybl602DB，它可以允許3.3v供電，其管腳可直接與FPGA相連。低壓，微功耗，顯示信息量大。IXD1602內置192種字符，顯示字符時，要先輸入顯示字符地址，操作方便。圖2是編碼器信號處理的流程圖。對于增量式編碼器，F(xiàn)PGA首先將數(shù)據(jù)讀入。由于電動機的旋轉或機械設備的震動，會使編碼器輸出脈沖抖動，所以對讀入的數(shù)據(jù)進行去抖動處理。然后根據(jù)輸入A、B相的相位關系，判斷編碼器是正轉還是反轉，根據(jù)判斷結果決定計數(shù)器加I或減I。再將計數(shù)器中存儲的二進制數(shù)轉化為角度值。最后驅動液晶顯示屏實時顯示角度值。[0030]對于并行輸出絕對值編碼器，F(xiàn)PGA首先將數(shù)據(jù)讀入，由于電動機的旋轉或機械設備的震動，會使編碼器輸出脈沖抖動，所以對讀入的數(shù)據(jù)進行去抖動處理。然后將讀入的格雷碼二進制形式轉化為普通二進制形式。再將普通二進制數(shù)據(jù)轉化為角度值。最后驅動液晶顯示屏實時顯示角度值。對已SSI輸出絕對值編碼器，F(xiàn)PGA首先將數(shù)據(jù)讀入，由于電動機的旋轉或機械設備的震動，會使編碼器輸出脈沖抖動，所以對讀入的數(shù)據(jù)進行去抖動處理。然后將輸入的串行數(shù)據(jù)轉化為并行數(shù)據(jù)。再將普通二進制數(shù)據(jù)轉化為角度值，隨后驅動液晶顯示屏實時顯示角度值?；赩erilog編程的軟件算法運行于FPGA中，主要對三種編碼器數(shù)據(jù)的處理算法構成。其中軟件算法都可根據(jù)三種編碼器的精度不同(數(shù)據(jù)位數(shù)不同)而修改，以適應編碼器精度上的變化，然后重新燒寫到FPGA中。
權利要求1.一種編碼器信號實時處理系統(tǒng)，它包括一塊低功耗的FPGA、增量式編碼器接入模塊、并行輸出絕對值編碼器接入模塊、SSI輸出絕對值編碼器接入模塊、一個LCD模塊及其外圍配置電路，其特征在于: 所述的FPGA為低功耗處理器，它需要足夠多的邏輯資源和內嵌存儲單元，所述的LCD模塊為1602型號，所述的增量式編碼器接入模塊包含一個差分轉單端芯片DS26LV32ATM，所述的并行輸出絕對值編碼器接入模塊包含兩個電平轉化芯片74LVT244，所述的SSI輸出絕對值編碼器接入模塊包含一個單端轉差分芯片DS26V31，并利用了所述的差分轉單端芯片DS26LV32ATM，外圍配置電路包括IOOMHz的晶振CRYSTAL，XCF04S的PROM以及電源系統(tǒng)；各個硬件組成部分之間的連接關系為:編碼器與FPGA之間通過編碼器接入模塊相連；FPGA直接與IXD模塊相連；晶振輸出端直接與FPGA相連。
專利摘要本專利公開了一種編碼器信號實時處理系統(tǒng)，它主要用于將編碼器數(shù)字信號讀入FPGA、然后將數(shù)據(jù)進行處理、轉化為角度值，并將角度值實時輸出到LCD上。本專利采用的技術方案包括硬件部分和軟件部分。硬件部分主要包括一塊FPGA做控制器，三種編碼器接入模塊，一個LCD模塊、以及外圍配置電路。軟件部分主要包括編碼器數(shù)字信號接收、數(shù)據(jù)處理、LCD驅動顯示。本專利的優(yōu)點在于，僅用一個電路板可將多種編碼器的數(shù)字信號讀入、處理并實時顯示在LCD上，可獨立運行，無需將編碼器數(shù)據(jù)傳輸?shù)缴衔粰C上，從而簡化系統(tǒng)?？煞奖阒糜诟鞣N平臺之上，用于實時顯示編碼器角度值。
文檔編號G01D7/00GK203053461SQ20122057231
公開日2013年7月10日 申請日期2012年11月1日 優(yōu)先權日2012年11月1日
發(fā)明者岳振, 顧海峰, 李范鳴 申請人:中國科學院上海技術物理研究所