測試mosfet匹配性的ic布局及測試方法
【專利摘要】本發(fā)明公開了一種測試MOSFET匹配性的集成電路布局及測試方法，主要內(nèi)容包括：位于半導(dǎo)體基底上相鄰的第一焊墊組、第一MOSFET組、第一導(dǎo)線以及與所述第一焊墊組、第一MOSFET組、第一導(dǎo)線鏡像對稱的第二焊墊組和第二MOSFET組、第二導(dǎo)線。在本發(fā)明實施例的方案中，由于上述鏡像對稱關(guān)系，保證了第一MOSFET組中的第一MOSFET的柵極、漏極、源極襯底到相應(yīng)焊墊的導(dǎo)線的長度，與第二MOSFET組中的第二MOSFET中柵極、漏極、源極襯底到相應(yīng)焊墊的導(dǎo)線的長度相同，導(dǎo)線的長度相同意味著電阻相同，因此，利用此種集成電路布局來測試MOSFET匹配性時，測試結(jié)果的準(zhǔn)確性較高。
【專利說明】測試MOSFET匹配性的IC布局及測試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造【技術(shù)領(lǐng)域】，尤其涉及一種測試MOSFET匹配性的IC布局、IC布局方法及測試方法。
【背景技術(shù)】
[0002]集成電路(Integrated Circuit, IC)工藝過程中，由于工藝的不確定性和隨機誤差等原因，一些理論上完全一樣的金屬氧化物場效應(yīng)管(Metal Oxide SemiconductorField Effect Transistor, MOSFET)在實踐上是有偏差的，這種偏差稱為器件的不匹配性(mismatch)。這種不匹配性主要體現(xiàn)在器件電性參數(shù)的變化上，如MOSFET的閥值電壓(Vt)，關(guān)斷電流I (1ff)、飽和電流(Ids)、溫度系數(shù)等等的變化。而這些器件的不匹配性成為電路設(shè)計中必須考慮的因素，否則會導(dǎo)致成品率很低，因此半導(dǎo)體廠商需要測試對各MOSET進行測試，獲得大量的測試數(shù)據(jù)，進而根據(jù)所述測試數(shù)據(jù)得到MOSFET的電性參數(shù)的分布。
[0003]為了提高測試效率，通常將待測的MOSFET和用于輔助測試的焊墊(PAD)布局成如圖1所示結(jié)構(gòu)，其中，11表示焊墊，12表示M0SFET，每一 MOSFET的漏極連接一個與之對應(yīng)的焊墊(圖1中將用于連接MOSFET的漏極的焊墊上標(biāo)識漏極(Drain))，所有MOSFET的源極(Source)連接在同一焊墊上(圖1中并未示出連接關(guān)系，但將用于連接MOSFET的源極的焊墊上標(biāo)識Source)，所有MOSFET的柵極(Gate)連接在同一焊墊(圖1中并未示出連接關(guān)系，但將用于連接MOSFET的柵極的焊墊上標(biāo)識Gate)，所有MOSFET的襯底(Substrate)連接在同一焊墊上(圖1中并未示出連接關(guān)系，但將用于連接MOSFET的襯底的焊墊上標(biāo)識Substrate)。
[0004]在所述圖1所示的布局中，各待測的MOSFET排成一行，用于輔助測試MOSFET的電性參數(shù)的焊墊排成一行，在對圖1所示的每個MOSFET測試時，將用于測試MOSFET的電性參數(shù)的探針卡中的探針分別扎在連接該MOSFET的柵極的焊墊上、連接該MOSFET的源極的焊墊上、連接該MOSFET的漏極的焊墊上，然后通過探針及焊墊向該MOSFET的柵極、源極、襯底施加電壓，此時該MOSFTE的漏極輸出的電流通過與扎在與其漏極相連的焊墊上的探針流向測試機，所述測試機是用于測量MOFET的電流值或開啟電壓值的儀器，所述探針卡用于連接測試機和M0SFTE，測試完第2N個MOSFET及與該第2N個MOSFET相鄰的第2N+1個MOSFET之后，即可根據(jù)將兩者的測量結(jié)果確定兩者的匹配性。
[0005]然而，上述布局中，盡管第2N個MOSFET和第2N+1個MOSFET是相鄰的，但連接它們的源極與用于連接源極的焊墊的導(dǎo)線的長度可能不相同、連接它們的柵極到用于連接?xùn)艠O的焊墊的導(dǎo)線的長度可能不相同、連接它們的襯底到用于連接襯底的焊墊的導(dǎo)線的長度可能不相同，以及連接它們的漏極到用于連接各自漏極的焊墊的導(dǎo)線的長度可能不相同，這種導(dǎo)線的長度的不同意味著導(dǎo)線的電阻的不同，此種電阻的不同會導(dǎo)致測試出的電性參數(shù)出現(xiàn)誤差，因此，利用現(xiàn)有技術(shù)中的測試MOSFET匹配性的布局來測試MOSFET匹配性存在測試結(jié)果的準(zhǔn)確性不高的問題。
【發(fā)明內(nèi)容】

[0006]本發(fā)明實施例提供了一種測試MOSFET匹配性的集成電路布局、集成電路布局方法及測試方法，以解決現(xiàn)有技術(shù)中測試MOSFET匹配性存在測試結(jié)果的準(zhǔn)確性不高的問題。
[0007]一種測試金屬氧化物場效應(yīng)管MOSFET匹配性的集成電路布局，包括:位于同一半導(dǎo)體基板上的至少一個測試單元；
[0008]所述測試單元包括:位于半導(dǎo)體基底上相鄰的第一焊墊組和第一 MOSFET組；
[0009]以及位于所述半導(dǎo)體基底上與所述第一焊墊組和第一 MOSFET組鏡像對稱的第二焊墊組和第二 MOSFET組；其中，所述第一 MOSFET組和第二 MOSFET組相鄰，所述第一焊墊組包括3+N個橫向排列的焊墊，所述第二 MOSFET組包括N個橫向排列的M0SFET，所述N為大于I的正整數(shù)；
[0010]以及位于半導(dǎo)體基板上的第一導(dǎo)線和第二導(dǎo)線，所述第一導(dǎo)線分別將第一焊墊組中的3個焊墊分別與第一 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，并分別將第一焊墊組中的剩余N個焊墊分別與第一 MOSFET組中的N個MOSFET的漏極相連；所述第二導(dǎo)線分別將第二焊墊組中的3個焊墊分別與第二 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，并分別將第二焊墊組中的剩余N個焊墊分別與第二 MOSFET組中的N個MOSFET的漏極相連，且所述第二導(dǎo)線和所述第一導(dǎo)線鏡像對稱。
[0011]一種測試金屬氧化物場效應(yīng)管MOSFET匹配性的集成電路布局方法，所述集成電路布局方法包括:
[0012]提供半導(dǎo)體基底，在其上設(shè)置多個測試單元，其中，每個測試單元中包括相鄰的第一焊墊組和第一 MOSFET組；以及與所述第一焊墊組和第一 MOSFET組鏡像對稱的第二焊墊組和第二 MOSFET組；其中，所述第一 MOSFET組和第二 MOSFET組相鄰，所述第一焊墊組包括3+N個橫向排列的焊墊，所述第二 MOSFET組包括N個橫向排列的MOSFET ;所述N為大于I的整整數(shù)；
[0013]針對每個測試單元，通過第一導(dǎo)線分別將第一焊墊組中的3個焊墊分別與第一MOSFET組中的N個MOSFET的襯底、柵極、源極連接，以及分別將第一焊墊組中的剩余N個焊墊分別與第一 MOSFET組中的N個MOSFET的漏極相連；通過第二導(dǎo)線分別將第二焊墊組中的3個焊墊分別與第二 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，以及分別將第二焊墊組中的剩余N個焊墊分別與第二 MOSFET組中的N個MOSFET的漏極相連；所述第一導(dǎo)線和所述第二導(dǎo)線鏡像對稱。
[0014]一種利用上述集成電路布局對MOSFET的匹配性進行測試的方法，所述方法包括:
[0015]將探針卡中的3個探針分別與連接第一MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸；
[0016]通過探針對該第一 MOSFET組中的MOSFET的柵極、源極、襯底施加電壓；
[0017]將探針卡中的另一個探針與連接第一 MOSFET的漏極的焊墊接觸；
[0018]通過與探針卡相連的測試機獲得該第一 MOSFET在所述電壓下的漏極電流及開啟電壓，所述測試機用于測量與之相連的探針卡中的探針輸出的電流的大??；
[0019]將探針卡中的3個探針分別與連接第二MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸；
[0020]通過探針對該第二 MOSFET組中的MOSFET的柵極、源極、襯底施加所述電壓；[0021]將探針卡中的另一個探針與連接第二 MOSFET的漏極的焊墊接觸；
[0022]通過與探針卡相連的測試機讀取該第二 MOSFET在所述電壓下的漏極電流及開啟電壓，所述第一 MOSFET和第二 MOSFET鏡像對稱；
[0023]當(dāng)所述第一 MOSFET在所述電壓下的漏極電流與所述第二 MOSFET在所述電壓下的漏極電流或開啟電壓不一致時，確定第一 MOSFET和第二 MOSFET不匹配。
[0024]在本發(fā)明實施例的方案中，由于在所述第一焊墊組、第一 MOSFET組、第一導(dǎo)線分別與第二焊墊組、第二 MOSFET組、第二導(dǎo)線鏡像對稱，保證了第一 MOSFET組中的第一MOSFET的柵極、漏極、源極襯底到相應(yīng)焊墊的導(dǎo)線的長度，與與該第一 MOSFET鏡像的第二MOSFET組中的第二 MOSFET中柵極、漏極、源極襯底到相應(yīng)焊墊的導(dǎo)線的長度相同，導(dǎo)線的長度相同意味著電阻相同，因此，利用此種集成電路布局來測試MOSFET匹配性時，測試結(jié)果的準(zhǔn)確性較高。
【專利附圖】

【附圖說明】
[0025]圖1為【背景技術(shù)】中的測試MOSFET匹配性的集成電路布局示意圖；
[0026]圖2為本發(fā)明實施例一中的一種測試MOSFET匹配性的集成電路布局的結(jié)構(gòu)不意圖；
[0027]圖3為本發(fā)明實施例一中的集成電路布局下的電路結(jié)構(gòu)示意圖；
[0028]圖4為本發(fā)明實施例二中的一種測試MOSFET匹配性的集成電路布局方法示意圖；
[0029]圖5為本發(fā)明實施例三中的對MOSFET的匹配性進行測試的方法流程圖；
[0030]圖6為本發(fā)明實施例三中的對MOSFET的匹配性進行測試的方法流程圖；
[0031]圖7為本發(fā)明實施例三中的對MOSFET的匹配性進行測試的方法流程圖。
【具體實施方式】
[0032]下面具體結(jié)合說明書附圖對本發(fā)明實施例進行詳細(xì)描述。
[0033]實施例一
[0034]如圖2所不,為本發(fā)明實施例一中的一種測試MOSFET匹配性的集成電路布局的結(jié)構(gòu)示意圖，包括:位于同一半導(dǎo)體基板上的至少一個測試單元11 ;
[0035]所述測試單元包括:位于半導(dǎo)體基底上的第一焊墊組21、第一 MOSFET組22、第二焊墊組23、第二 MOSFET組24、第一導(dǎo)線25和第二導(dǎo)線26 ；
[0036]所述第一焊墊組21和第一 MOSFET組22相鄰；
[0037]所述第二焊墊組23和第二 MOSFET組24與所述第一焊墊組21和第一 MOSFET組22鏡像對稱的；所述第一 MOSFET組22和第二 MOSFET組24相鄰；其中，所述第一焊墊組21包括3+N個橫向排列的焊墊，所述第一 MOSFET組包括N個橫向排列的MOSFET所述N為大于I的正整數(shù)；
[0038]由于第二焊墊組23、第二 MOSFET組24與所述第一焊墊組21、第一 MOSFET組22鏡像對稱，因此，所述第二焊墊組23也包括3+N個橫向排列的焊墊，所述第二 MOSFET組24也包括N個橫向排列的MOSFET ；
[0039]所述第一導(dǎo)線25和第二導(dǎo)線26的材質(zhì)相同；[0040]所述第一導(dǎo)線25分別將第一焊墊組21中的3個焊墊分別與第一 MOSFET組22中的N個MOSFET的襯底、柵極、源極連接，并分別將第一焊墊組21中的剩余N個焊墊分別與第一 MOSFET組22中的N個MOSFET的漏極相連；
[0041]所述第二導(dǎo)線26分別將第二焊墊組23中的3個焊墊分別與第二 MOSFET組24中的N個MOSFET的襯底、柵極、源極連接，并分別將第二焊墊組中的剩余N個焊墊分別與第二MOSFET組24中的N個MOSFET的漏極相連，且所述第二導(dǎo)線26和所述第一導(dǎo)線25鏡像對稱。
[0042]所述多個測試單元中各測試單元之間的MOSFET的尺寸可以相同，也可以不相同，例如，多個測試單元中的一個測試單元中的MOSFET的尺寸為MOSFET的寬20um、溝道長為
0.5um,多個測試單元中的另一個測試單元中的MOSFET的尺寸為MOSFET的寬10um、溝道長為0.5um，所述每一測試單元中的MOSFET全為NM0SFET或全為PM0SFET。
[0043]在本發(fā)明實施例一的方案中，由于在所述第一焊墊組、第一 MOSFET組、第一導(dǎo)線分別與第二焊墊組、第二 MOSFET組、第二導(dǎo)線鏡像對稱，保證了第一 MOSFET組中的第
一MOSFET的柵極、漏極、源極襯底到相應(yīng)焊墊的導(dǎo)線的長度，與第二 MOSFET組中的第二MOSFET (該第二 MOSFET與所述第一 MOSFET鏡像對稱)中柵極、漏極、源極襯底到相應(yīng)焊墊的導(dǎo)線的長度相同，導(dǎo)線的長度相同意味著電阻相同，因此，利用此種集成電路布局來測試MOSFET匹配性時，測試準(zhǔn)確性較高。
[0044]為了提高半導(dǎo)體基板的使用率，以及方便后續(xù)測試機對此種集成電路布局制成的產(chǎn)品的測試，進一步的，所述第一焊墊組21中的焊墊等間距排列，所述第一 MOSFET組22中的MOSFET等間距排列，且所述第一 MOSFET組22所在的線段的垂直平分線與第一焊墊組21的所在的線段的垂直平分線重合。
[0045]由于第二焊墊組23、第二 MOSFET組24與所述第一焊墊組21、第一 MOSFET組22鏡像對稱，因此，所述第二 MOSFET組22中的MOSFET等間距排列，且所述第二 MOSFET組22所在的線段的垂直平分線與第二焊墊組21的所在的線段的垂直平分線重合。
[0046]為了能夠使第一 MOSFET組及第二 MOSFET組中較多的MOSFET的柵極、漏極、源極、襯底與相應(yīng)的焊墊之間的導(dǎo)線長度相同，以便于能同時測試多個MOSFET之間的匹配性，進一步的，所述N為大于I的偶數(shù)，且第一焊墊組中的第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中的一個與該第一 MOSEFT組中的所有MOSEFT的柵極相連；
[0047]該第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中沒有與柵極相連的焊墊中的一個與該第一 MOSEFT組中的所有MOSEFT的源極相連；
[0048]該第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中沒有與柵極或源極相連的焊墊與該第一 MOSEFT組中的所有MOSEFT的襯底相連；
[0049]第一 MOSEFT組中的第η個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局與該第一 MOSEFT組中的第Ν-η+1個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局相同(這里包括兩種情況:假設(shè)該第一 MOSEFT組中的第η個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局為第一排布方式，該第一排布方式水平翻轉(zhuǎn)后得到的布局方式為第二排布方式，則在該第一 MOSEFT組中的第Ν-η+1個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局為第一排布方式或第二排布方式時均稱其布局與所述第一 MOSEFT組中的第η個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局相同)。
[0050]在上述集成電路布局下，第一 MOSFET組中的第η個M0SFET、第一 MOSFET組中的第Ν-η+1 個 M0SFET、第二 MOSFET 組中的第 η 個 M0SFET、第二 MOSFET 組中的第 Ν-η+1 個 MOSFET的柵極、源極、漏極、襯底與相應(yīng)的焊墊之間的導(dǎo)線的長度均相同，所述η為大于O小于等于Ν/2的正整數(shù)。
[0051]為了 MOSFET排列緊密，節(jié)省半導(dǎo)體基底空間，更好的利用測試墊，進一步的，所述集成電路布局還包括位于半導(dǎo)體基板上的第三導(dǎo)線；
[0052]所述第三導(dǎo)線將第一MOSFET的源極、柵極、襯底分別和第二MOSFET的源極、柵極、襯底相連，所述第一 MOSFET是第一 MOSFET組中的MOSFET，所述第二 MOSFET是第二 MOSFET組中的M0SFET，且第一 MOSFET和第二 MOSFET鏡像對稱。
[0053]采用上述集成電路布局后，由于MOSFET的尺寸很小(um級)，因此，第一 MOSFET組中的第η個M0SFET、第一 MOSFET組中的第Ν-η+1個MOSFET的柵極、源極、襯底與相應(yīng)的焊墊之間的導(dǎo)線的長度，與第二 MOSFET組中的第η個M0SFET、第二 MOSFET組中的第Ν-η+1個MOSFET的柵極、源極、襯底與所述相應(yīng)的焊墊之間的導(dǎo)線長度近似相等，因此，可以為測試帶來便利，在保證測試的準(zhǔn)確性的情況下，同時能夠提高測試MOSFET的匹配性的效率。
[0054]當(dāng)所述N為2時，上述集成電路布局下的電路結(jié)構(gòu)示意圖可以如圖3所示，在圖3 中，MOSFETI 和 M0SFET2 為第一 MOSFET 組，M0SFET3 和 M0SFET4 為第二 MOSFET 組，與第
一MOSFET組相鄰的為第一焊墊組，與第二 MOSFET組相鄰的為第二焊墊組，第一焊墊和第一MOSFET組之間的連線為第一導(dǎo)線，第二焊墊和第二 MOSFET組之間的連線為第二導(dǎo)線，第一MOSFET組與第二 MOSFET組之間的連線為第三導(dǎo)線。
[0055]在本發(fā)明實施例的方案中，由于在所述第一焊墊組、第一 MOSFET組、第一導(dǎo)線分別與第二焊墊組、第二 MOSFET組、第二導(dǎo)線鏡像對稱，保證了第一 MOSFET組中的第一MOSFET的柵極、漏極、源極襯底到相應(yīng)焊墊的導(dǎo)線的長度，與與該第一 MOSFET鏡像的第二MOSFET組中的第二 MOSFET中柵極、漏極、源極襯底到相應(yīng)焊墊的導(dǎo)線的長度相同，導(dǎo)線的長度相同意味著電阻相同(制作導(dǎo)線的材料及導(dǎo)線橫截面尺寸均相同時)，因此，利用此種集成電路布局來測試MOSFET匹配性時，測試結(jié)果的準(zhǔn)確性較高。
[0056]實施例二
[0057]如圖4所示，為本發(fā)明實施例二中的一種測試金屬氧化物場效應(yīng)管MOSFET匹配性的集成電路布局方法示意圖，所述集成電路布局方法包括以下步驟:
[0058]步驟401:提供半導(dǎo)體基底，在其上設(shè)置多個測試單元，其中，每個測試單元中包括相鄰的第一焊墊組和第一 MOSFET組；以及與所述第一焊墊組和第一 MOSFET組鏡像對稱的第二焊墊組和第二 MOSFET組；其中，所述第一焊墊組包括3+Ν個橫向排列的焊墊，所述第
二MOSFET組包括N個橫向排列的MOSFET ;所述第一 MOSFET組和第二 MOSFET組相鄰，所述N為大于I的整整數(shù)；
[0059]步驟402:針對每個測試單元，通過第一導(dǎo)線分別將第一焊墊組中的3個焊墊分別與第一 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，以及分別將第一焊墊組中的剩余N個焊墊分別與第一 MOSFET組中的N個MOSFET的漏極相連；
[0060]步驟403:通過第二導(dǎo)線分別將第二焊墊組中的3個焊墊分別與第二 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，以及分別將第二焊墊組中的剩余N個焊墊分別與第二MOSFET組中的N個MOSFET的漏極相連；所述第一導(dǎo)線和所述第二導(dǎo)線鏡像對稱。
[0061]進一步地，所述第一焊墊組中的焊墊等間距排列，所述第一 MOSFET組中的MOSFET等間距排列，且所述第一 MOSFET組所在的線段的垂直平分線與第一焊墊組的所在的線段的垂直平分線重合。
[0062]進一步地，所述N為大于I的偶數(shù)，且第一焊墊組中的第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中的一個與該第一 MOSEFT組中的所有MOSEFT的柵極相連；
[0063]該第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中沒有與柵極相連的焊墊中的一個與該第一 MOSEFT組中的所有MOSEFT的源極相連；
[0064]該第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中沒有與柵極或源極相連的焊墊與該第一 MOSEFT組中的所有MOSEFT的襯底相連；
[0065]第一 MOSEFT組中的第η個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局與該第一 MOSEFT組中的第Ν-η+1個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局相同，所述η為大于等于I小于等于N的正整數(shù)。
[0066]進一步地，所述集成電路布局方法還包括:
[0067]通過第三導(dǎo)線將第一MOSFET的源極、柵極、襯底分別和第二MOSFET的源極、柵極、襯底相連，所述第一 MOSFET是第一 MOSFET組中的MOSFET，所述第二 MOSFET是第二 MOSFET組中的M0SFET，且第一 MOSFET和第二 MOSFET鏡像對稱。
[0068]實施例三
[0069]通常的，對MOSFET的匹配性進行測試的系統(tǒng)包括:探針卡、測試機、未封裝的集成電路，探針卡用作測試接口，在將探針卡中的探針與集成電路中的焊墊接觸時，可以將集成電路的電信號引出至測試機，進而由測試機對電信號的強度進行測量。本發(fā)明實施例三是在此種測試系統(tǒng)以及根據(jù)實施例一中測試MOSFET匹配性的集成電路布局制作出的未封裝的集成電路產(chǎn)品，所述的對MOSFET的匹配性進行測試的方法，如圖5所示，所述方法包括以下步驟:
[0070]步驟501:將探針卡中的3個探針分別與連接第一 MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸；
[0071]步驟502:通過探針對該第一 MOSFET組中的MOSFET的柵極、源極、襯底施加電壓；
[0072]步驟503:將探針卡中的另一個探針與連接第一 MOSFET的漏極的焊墊接觸；
[0073]步驟504:通過與探針卡相連的測試機獲得該第一 MOSFET在所述電壓下的漏極電流及開啟電壓，所述測試機用于測量與之相連的探針卡中的探針輸出的電流的大小和開啟電壓的大小；
[0074]通過上述步驟501-步驟504完成了對所述第一 MOSFET的在施加的所述電壓下的漏極電流的測試和開啟電壓的測試。
[0075]步驟505:將探針卡中的3個探針分別與連接第二 MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸；
[0076]步驟506:通過探針對該第二 MOSFET組中的MOSFET的柵極、源極、襯底施加所述電壓；
[0077]步驟507:將探針卡中的另一個探針與連接第二 MOSFET的漏極的焊墊接觸；
[0078]步驟508:通過與探針卡相連的測試機讀取該第二 MOSFET在所述電壓下的漏極電流及開啟電壓，所述第一 MOSFET和第二 MOSFET鏡像對稱；
[0079]通過上述步驟505-步驟508完成了對所述第二 MOSFET的在施加的所述電壓下的漏極電流的測試和開啟電壓的測試。
[0080]步驟509:當(dāng)所述第一 MOSFET在所述電壓下的漏極電流與所述第二 MOSFET在所述電壓下的漏極電流或開啟電壓不一致時，確定第一 MOSFET和第二 MOSFET不匹配。
[0081]較優(yōu)的，當(dāng)所述集成電路布局還包括位于半導(dǎo)體基板上的第三導(dǎo)線；所述第三導(dǎo)線將第一 MOSFET的源極、柵極、襯底分別和第二 MOSFET的源極、柵極、襯底相連，所述第一MOSFET是第一 MOSFET組中的MOSFET，所述第二 MOSFET是第二 MOSFET組中的MOSFET，且第一 MOSFET和第二 MOSFET鏡像對稱時，對由該集成電路布局制作出的未封裝的集成電路進行匹配性測試時，所述測試方法如圖6所示，為:
[0082]步驟601:將探針卡中的3個探針分別與連接第一 MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸；
[0083]步驟602:通過探針對該第一 MOSFET組中的MOSFET的柵極、源極、襯底施加電壓；
[0084]步驟603:將探針卡中的另一個探針與連接第一 MOSFET的漏極的焊墊接觸；
[0085]步驟604:通過與探針卡相連的測試機獲得該第一 MOSFET在所述電壓下的漏極電流及開啟電壓；
[0086]步驟605:將所述另一個探針與連接第二 MOSFET的漏極的焊墊接觸；
[0087]由于在所述未封裝的集成電路中，所述第三導(dǎo)線將第一 MOSFET的源極、柵極、襯底分別和第二 MOSFET的源極、柵極、襯底相連，當(dāng)3個探針分別與連接第一 MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸時，該3個探針在為第一 MOSFET組中的MOSFET的柵極、源極、襯底提供電壓的同時，也為第二 MOSFET組中的MOSFET的柵極、源極、襯底提供電壓，因此，在本步驟605中，可以不必將3個探針分別與連接第二 MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸，減少了測試步驟，進而提高了測試效率。
[0088]步驟606:通過與探針卡相連的測試機獲得該第二 MOSFET在所述電壓下的漏極電流及開啟電壓；
[0089]步驟607:當(dāng)所述第一 MOSFET在所述電壓下的漏極電流與所述第二 MOSFET在所述電壓下的漏極電流或開啟電壓不一致(也即不相同)時，確定第一 MOSFET和第二 MOSFET不匹配。
[0090]進一步的，為了提高測試效率，所述測試方法如圖7所示，為:
[0091]步驟701-步驟706，所述步驟701-步驟706與步驟601-步驟606相同。
[0092]步驟707:將所述另一個探針與連接第三MOSFET的漏極的焊墊接觸，所述第三MOSFET是第一 MOSFET組中的MOSFET，且若第一 MOSFET為第一 MOSFET組中的第η個MOSFET,則第三 MOSFET 是第一 MOSFET 組中的第 Ν-η+1 個 MOSFET ；
[0093]步驟708:通過與探針卡相連的測試機獲得該第三MOSFET在所述電壓下的漏極電流及開啟電壓；
[0094]步驟709:將所述另一個探針與連接第四MOSFET的漏極的焊墊接觸，所述第四MOSFET是第二 MOSFET組中的MOSFET，且若第二 MOSFET為第二 MOSFET組中的第η個MOSFET,則第四 MOSFET 是第二 MOSFET 組中的第 Ν-η+1 個 MOSFET ；
[0095]步驟710:通過與探針卡相連的測試機獲得該第四MOSFET在所述電壓下的漏極電流及開啟電壓；
[0096]步驟711:當(dāng)所述第一 MOSFET在所述電壓下的漏極電流、所述第二 MOSFET在所述電壓下的漏極電流、所述第三MOSFET在所述電壓下的漏極電流、所述第四MOSFET在所述電壓下的漏極電流均不相同時，確定第一 MOSFET、第二 MOSFET、第三MOSFET、第四MOSFET不匹配；
[0097]當(dāng)所述四個MOSFET中有兩個MOSFET在所述電壓下的漏極電流均相同時，確定其余兩個MOSFET與所述兩個MOSFET不匹配；
[0098]當(dāng)所述四個MOSFET中有三個MOSFET在所述電壓下的漏極電流均相同時，確定其余一個MOSFET與所述三個MOSFET不匹配。
[0099]實際應(yīng)用中，可以利用上述方法測試對尺寸不同的測試單元的MOSFET進行測試，當(dāng)可通過探針及焊墊對測試單元中的MOSFET的柵極、襯底、源極施加不同的電壓，使MOSFET工作在線性區(qū)或飽和區(qū)，并對測試到的大量結(jié)果利用數(shù)學(xué)統(tǒng)計方法進行分析，得到MOSFET的電性參數(shù)特性。
[0100]針對測試單元中某一尺寸的所有NM0SFET測試后，可以將獲得在NM0SFET工作在線性區(qū)或工作在飽和區(qū)時，在一定的柵極電壓Vg下的第一 MOSFET組中的第η個NM0SFET的漏極電流Ilnds、第二 MOSFET組中的第η個NM0SFET的漏極電流I2nds,將I2nds與Ilnds做差，得到樣本」Us，所述η為大于等于I小于等于N的正整數(shù)，計算樣本ZllMs、」l2ds、」l3ds...」lNds的修正方差；
[0101]對不同尺寸的NM0SFET測試后，利用上述方法可得到在所述Vg下的針對該尺寸的修正方差，進而將這些數(shù)據(jù)對(尺寸，修正方差)進行線性擬合，即可得到NM0SFET的電信分布特性。
[0102]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【權(quán)利要求】
1.一種測試金屬氧化物場效應(yīng)管MOSFET匹配性的集成電路布局，其特征在于，包括:位于同一半導(dǎo)體基板上的至少一個測試單元； 所述測試單元包括:位于半導(dǎo)體基底上相鄰的第一焊墊組和第一 MOSFET組； 以及位于所述半導(dǎo)體基底上與所述第一焊墊組和第一 MOSFET組鏡像對稱的第二焊墊組和第二 MOSFET組；其中，所述第一 MOSFET組和第二 MOSFET組相鄰，所述第一焊墊組包括3+N個橫向排列的焊墊，所述第一 MOSFET組包括N個橫向排列的M0SFET，所述N為大于I的正整數(shù)； 以及位于半導(dǎo)體基板上的材質(zhì)的第一導(dǎo)線和第二導(dǎo)線，所述第一導(dǎo)線分別將第一焊墊組中的3個焊墊分別與第一 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，并分別將第一焊墊組中的剩余N個焊墊分別與第一 MOSFET組中的N個MOSFET的漏極相連；所述第二導(dǎo)線分別將第二焊墊組中的3個焊墊分別與第二 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，并分別將第二焊墊組中的剩余N個焊墊分別與第二 MOSFET組中的N個MOSFET的漏極相連，且所述第二導(dǎo)線和所述第一導(dǎo)線鏡像對稱。
2.如權(quán)利要求1所述的集成電路布局，其特征在于， 所述第一焊墊組中的焊墊等間距排列，所述第一 MOSFET組中的MOSFET等間距排列，且所述第一 MOSFET組所在的線段的垂直平分線與第一焊墊組的所在的線段的垂直平分線重 合
3.如權(quán)利要求2所述的集成電路布局，其特征在于，所述N為大于I的偶數(shù)，且第一焊墊組中的第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中的一個與該第一 MOSEFT組中的所有MOSEFT的柵極相連； 該第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中沒有與柵極相連的焊墊中的一個與該第一 MOSEFT組中的所有MOSEFT的源極相連； 該第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中沒有與柵極或源極相連的焊墊與該第一 MOSEFT組中的所有MOSEFT的襯底相連； 第一 MOSEFT組中的第η個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局與該第一 MOSEFT組中的第Ν-η+1個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局相同，所述η為大于等于I小于等于N的正整數(shù)。
4.如權(quán)利要求2或3所述的集成電路布局，其特征在于，所述集成電路布局還包括位于半導(dǎo)體基板上的第三導(dǎo)線； 所述第三導(dǎo)線將第一MOSFET的源極、柵極、襯底分別和第二MOSFET的源極、柵極、襯底相連，所述第一 MOSFET是第一 MOSFET組中的MOSFET，所述第二 MOSFET是第二 MOSFET組中的M0SFET，且第一 MOSFET和第二 MOSFET鏡像對稱。
5.一種測試金屬氧化物場效應(yīng)管MOSFET匹配性的集成電路布局方法，其特征在于，所述集成電路布局方法包括: 提供半導(dǎo)體基底，在其上設(shè)置多個測試單元，其中，每個測試單元中包括相鄰的第一焊墊組和第一 MOSFET組；以及與所述第一焊墊組和第一 MOSFET組鏡像對稱的第二焊墊組和第二 MOSFET組；其中，所述第一 MOSFET組和第二 MOSFET組相鄰，所述第一焊墊組包括3+Ν個橫向排列的焊墊，所述第二 MOSFET組包括N個橫向排列的MOSFET ;所述N為大于I的整整數(shù)；針對每個測試單元，通過第一導(dǎo)線分別將第一焊墊組中的3個焊墊分別與第一 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，以及分別將第一焊墊組中的剩余N個焊墊分別與第一 MOSFET組中的N個MOSFET的漏極相連；通過第二導(dǎo)線分別將第二焊墊組中的3個焊墊分別與第二 MOSFET組中的N個MOSFET的襯底、柵極、源極連接，以及分別將第二焊墊組中的剩余N個焊墊分別與第二 MOSFET組中的N個MOSFET的漏極相連；所述第一導(dǎo)線和所述第二導(dǎo)線鏡像對稱。
6.如權(quán)利要求5所述的集成電路布局方法，其特征在于， 所述第一焊墊組中的焊墊等間距排列，所述第一 MOSFET組中的MOSFET等間距排列，且所述第一 MOSFET組所在的線段的垂直平分線與第一焊墊組的所在的線段的垂直平分線重
7.如權(quán)利要求6所述的集成電路布局方法，其特征在于，所述N為大于I的偶數(shù)，且第一焊墊組中 的第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中的一個與該第一 MOSEFT組中的所有MOSEFT的柵極相連； 該第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中沒有與柵極相連的焊墊中的一個與該第一 MOSEFT組中的所有MOSEFT的源極相連； 該第N/2+1個焊墊、第N/2+2個焊墊、第N/2+3個焊墊中沒有與柵極或源極相連的焊墊與該第一 MOSEFT組中的所有MOSEFT的襯底相連； 第一 MOSEFT組中的第η個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局與該第一 MOSEFT組中的第Ν-η+1個MOSEFT的柵極、源極、襯底、漏極與相應(yīng)焊墊之間的導(dǎo)線的布局相同，所述η為大于等于I小于等于N的正整數(shù)。
8.如權(quán)利要求6或7所述的集成電路布局方法，其特征在于，所述集成電路布局方法還包括: 針對每個測試單元，通過第三導(dǎo)線將第一 MOSFET的源極、柵極、襯底分別和第二MOSFET的源極、柵極、襯底相連，所述第一 MOSFET是第一 MOSFET組中的M0SFET，所述第二MOSFET是第二 MOSFET組中的M0SFET，且第一 MOSFET和第二 MOSFET鏡像對稱。
9.一種利用權(quán)利要求1-3任一所述的集成電路布局對MOSFET的匹配性進行測試的方法，其特征在于，所述方法包括: 將探針卡中的3個探針分別與連接第一 MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸； 通過探針對該第一 MOSFET組中的MOSFET的柵極、源極、襯底施加電壓； 將探針卡中的另一個探針與連接第一 MOSFET的漏極的焊墊接觸； 通過與探針卡相連的測試機獲得該第一 MOSFET在所述電壓下的漏極電流及開啟電壓，所述測試機用于測量與之相連的探針卡中的探針輸出的電流的大?。? 將探針卡中的3個探針分別與連接第二 MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸； 通過探針對該第二 MOSFET組中的MOSFET的柵極、源極、襯底施加所述電壓； 將探針卡中的另一個探針與連接第二 MOSFET的漏極的焊墊接觸； 通過與探針卡相連的測試機讀取該第二 MOSFET在所述電壓下的漏極電流及開啟電壓，所述第一 MOSFET和第二 MOSFET鏡像對稱；當(dāng)所述第一 MOSFET在所述電壓下的漏極電流與所述第二 MOSFET在所述電壓下的漏極電流或開啟電壓不一致時，確定第一 MOSFET和第二 MOSFET不匹配。
10.如權(quán)利要求9所述的方法，其特征在于，當(dāng)所述集成電路布局還包括位于半導(dǎo)體基板上的第三導(dǎo)線；所述第三導(dǎo)線將第一 MOSFET的源極、柵極、襯底分別和第二 MOSFET的源極、柵極、襯底相連，所述第一 MOSFET是第一 MOSFET組中的M0SFET，所述第二 MOSFET是第二 MOSFET組中的M0SFET，且第一 MOSFET和第二 MOSFET鏡像對稱時，所述方法為: 將探針卡中的3個探針分別與連接第一 MOSFET組中的MOSFET的柵極、源極、襯底的焊墊接觸； 通過探針對該第一 MOSFET組中的MOSFET的柵極、源極、襯底施加電壓； 將探針卡中的另一個探針與連接第一 MOSFET的漏極的焊墊接觸； 通過與探針卡相連的測試機獲得該第一 MOSFET在所述電壓下的漏極電流及開啟電壓，所述測試機用于測量與之相連的探針卡中的探針輸出的電流的大小； 將所述另一個探針與連接第二 MOSFET的漏極的焊墊接觸； 通過與探針卡相連的測試機獲得該第二 MOSFET在所述電壓下的漏極電流及開啟電 壓； 當(dāng)所述第一 MOSFET在所述電壓下的漏極電流與所述第二 MOSFET在所述電壓下的漏極電流或開啟電壓不一致時，確定第一 MOSFET和第二 MOSFET不匹配。
【文檔編號】G01R31/26GK103837809SQ201210484452
【公開日】2014年6月4日 申請日期:2012年11月23日 優(yōu)先權(quán)日:2012年11月23日
【發(fā)明者】文燕, 陳建國, 潘光燃, 張楓, 李娜 申請人:北大方正集團有限公司, 深圳方正微電子有限公司