專利名稱：SOCs測試封裝掃描信號輸入單元和掃描結(jié)果輸出單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種SOCs測試封裝掃描單元結(jié)構(gòu)。
背景技術(shù)：
隨著集成電路深亞微米制造技術(shù)和設(shè)計技術(shù)的迅速發(fā)展，集成電路的規(guī)模越來越大，使得原來要由多個芯片才可以實現(xiàn)的復(fù)雜系統(tǒng)被集成在單個芯片上成為可能。在這種背景下，系統(tǒng)芯片(System-on-a-Chip，S0C)應(yīng)運而生。系統(tǒng)芯片又稱為片上系統(tǒng)，也就是系統(tǒng)級的集成電路，它可以將原來由多個芯片組成的復(fù)雜系統(tǒng)(包括數(shù)字電路、模擬電路、 信號采集和轉(zhuǎn)換電路、存儲器、MPU、DSP、MPEG等)集成在一個芯片上。與傳統(tǒng)的電路板級系統(tǒng)相比，SOC消除了芯片間的信號傳輸延遲，因此避免了電路板上的信號串?dāng)_，能夠大幅度提高整個系統(tǒng)的工作頻率。與此同時，系統(tǒng)芯片在體積、功耗、成本等方面與傳統(tǒng)的板級系統(tǒng)相比都占有較大優(yōu)勢，因此近年來被越來越多地應(yīng)用于各種電子設(shè)備，已成為提高互聯(lián)網(wǎng)絡(luò)、信息家電、高速計算、多媒體應(yīng)用及軍用電子系統(tǒng)性能的核心器件，是一種具有國家戰(zhàn)略意義的實用技術(shù)。隨著SOC復(fù)雜度的提升，有時為了實現(xiàn)較為復(fù)雜的特定功能，某一種IP核內(nèi)可能又包含多個子IP核，由這樣的IP核組成的SOC稱之為層次化設(shè)計的S0C，簡稱層次化S0C， 其重要思想是“今天的SOC就是明天的IP核”。盡管采用層次化思想設(shè)計SOC芯片能夠節(jié)省設(shè)計時間和費用，并能夠很快完成復(fù)雜SOC芯片的集成，然而這樣的設(shè)計思想?yún)s給測試中如何對子IP核進行測試訪問帶來了難題，例如如何對層次化SOC中所有的子核和母核進行測試訪問，如何實現(xiàn)對層次化SOC的測試調(diào)度進而降低整體測試時間等是層次化SOC測試中亟待解決的問題。由于嵌入在SOC內(nèi)部的IP核失去了可測性和可控性，為了實現(xiàn)對它的測試訪問， 目前國際上常采用的方法是在IP核上加載一個測試封裝，該測試封裝不僅能實現(xiàn)SOC中各個IP核之間的測試隔離，而且能提供IP核測試數(shù)據(jù)的快速傳輸通道。IEEE 1500 IP核測試標(biāo)準(zhǔn)中規(guī)定了一種可擴展的測試封裝結(jié)構(gòu)，旨在標(biāo)準(zhǔn)化IP核測試接口，使得IP核的測試變得方便、高效。測試封裝中最重要的單元就是測試接口與IP核功能接口連接的測試封裝掃描單元。IEEE1500標(biāo)準(zhǔn)中給出了一種基本的掃描單元，見圖7，但是這種掃描單元在層次化SOC中卻帶來了很多問題，尤其是它不能使子核和母核同時處于測試模式，也就是無法實現(xiàn)子核和母核的并行測試，因此使得層次化SOC的測試時間明顯增加。為了解決并行測試問題，圖8和圖9給出了一種測試封裝單元結(jié)構(gòu)，雖然能夠?qū)崿F(xiàn)母核和子核的并行測試， 卻存在測試的不安全問題。

發(fā)明內(nèi)容
本發(fā)明的目的是為了解決目前雖然能夠?qū)崿F(xiàn)母核和子核的并行測試，卻存在測試的不安全問題，提供SOCs測試封裝掃描信號輸入單元和掃描結(jié)果輸出單元。SOCs測試封裝掃描信號輸入單元，它包括一號多路選擇器、二號多路選擇器、三號多路選擇器、一號觸發(fā)器和二號觸發(fā)器，它還包括CMOS傳輸門，功能輸入端口的輸出端分別連接在一號多路選擇器的一個輸入端和三號多路選擇器的一個輸入端，子核測試數(shù)據(jù)輸入端口的輸出端連接在二號多路選擇器的一個輸入端，母核測試數(shù)據(jù)輸入端口的輸出端連接在一號多路選擇器的另一個輸入端，一號多路選擇器的輸出端連接在一號觸發(fā)器的輸入端，一號觸發(fā)器的輸出端連接在母核測試數(shù)據(jù)輸出端口的輸入端，二號多路選擇器的輸出端連接在二號觸發(fā)器的輸入端，二號觸發(fā)器的輸出端連接在CMOS傳輸門的輸入端和子核測試數(shù)據(jù)輸出端口的輸入端，CMOS傳輸門的輸出端連接在三號多路選擇器的另一個輸入端，三號多路選擇器的輸出端連接在二號多路選擇器的另一個輸入端和功能輸出端口的輸入端；SOCs測試封裝掃描結(jié)果輸出單元，它包括四號多路選擇器、五號多路選擇器、六號多路選擇器、七號多路選擇器、三號觸發(fā)器和四號觸發(fā)器，它還包括CMOS傳輸門，功能輸入端口的輸出端分別連接在四號多路選擇器的一個輸入端、五號多路選擇器的一個輸入端和六號多路選擇器的一個輸入端，子核測試數(shù)據(jù)輸入端口的輸出端連接在五號多路選擇器的另一個輸入端，五號多路選擇器的輸出端連接在四號觸發(fā)器的輸入端，四號觸發(fā)器的輸出端連接在子核測試數(shù)據(jù)輸出端口的輸入端，母核測試數(shù)據(jù)輸入端口的輸出端連接在四號多路選擇器的另一個輸入端，四號多路選擇器的輸出端連接在七號多路選擇器的一個輸入端，七號多路選擇器的輸出端連接在三號觸發(fā)器的輸入端，三號觸發(fā)器的輸出端分別連接在CMOS傳輸門的輸入端和母核測試數(shù)據(jù)輸出端口的輸入端，CMOS傳輸門的輸出端連接在六號多路選擇器的另一個輸入端，六號多路選擇器的輸出端分別連接在七號多路選擇器的另一個輸入端和功能輸出端口的輸入端。本發(fā)明中的CMOS傳輸門TG實現(xiàn)了安全控制功能，在增加較小面積開銷的情況下， 使得層次化SOC中的子核和母核能夠并行測試，解決了測試殼單元在測試激勵掃描移位過程中的安全移位問題，可以使IP核處于安全狀態(tài)，大大減小了被測IP核內(nèi)部邏輯在掃描移位時的頻繁跳變產(chǎn)生的無用動態(tài)功耗，同時，測試過程中功能路徑也沒有增加延時，充分保證了測試的安全。


圖1為本發(fā)明測試封裝掃描信號輸入單元結(jié)構(gòu)示意圖，圖2為本發(fā)明測試封裝掃描結(jié)果輸出單元結(jié)構(gòu)示意圖，圖3為本發(fā)明的COMS傳輸門控制單元結(jié)構(gòu)示意圖，圖4為本發(fā)明的COMS傳輸門控制單元邏輯符號示意圖，圖5為進行本發(fā)明測試封裝掃描信號輸入單元的COMS傳輸門的四種可選位置技術(shù)效果對比時的位置示意圖，圖6為進行本發(fā)明測試封裝掃描結(jié)果輸出單元的COMS傳輸門的四種可選位置技術(shù)效果對比時的位置示意圖，圖7為 IEEE 1500標(biāo)準(zhǔn)規(guī)定的典型的邊界單元結(jié)構(gòu)，圖8為一種并行測試的測試封裝掃描信號輸入單元，圖9為一種并行測試的測試封裝掃描結(jié)果輸出單元。
具體實施例方式具體實施方式
一結(jié)合圖1說明本實施方式，本實施方式包括一號多路選擇器mo、 二號多路選擇器ml、三號多路選擇器m2、一號觸發(fā)器FFl和二號觸發(fā)器FF2，它還包括CMOS 傳輸門TG，功能輸入端口 CFI的輸出端分別連接在一號多路選擇器m0的一個輸入端和三號多路選擇器m2的一個輸入端，子核測試數(shù)據(jù)輸入端口 CTI的輸出端連接在二號多路選擇器 ml的一個輸入端，母核測試數(shù)據(jù)輸入端口 PTI的輸出端連接在一號多路選擇器m0的另一個輸入端，一號多路選擇器m0的輸出端連接在一號觸發(fā)器FFl的輸入端，一號觸發(fā)器FFl的輸出端連接在母核測試數(shù)據(jù)輸出端口 PTO的輸入端，二號多路選擇器ml的輸出端連接在二號觸發(fā)器FF2的輸入端，二號觸發(fā)器FF2的輸出端連接在CMOS傳輸門TG的輸入端和子核測試數(shù)據(jù)輸出端口 CTO的輸入端，CMOS傳輸門TG的輸出端連接在三號多路選擇器m2的另一個輸入端，三號多路選擇器m2的輸出端連接在二號多路選擇器ml的另一個輸入端和功能輸出端口 CFO的輸入端。
具體實施方式
二 結(jié)合圖2說明本實施方式，本實施方式包括四號多路選擇器m3、 五號多路選擇器m4、六號多路選擇器m5、七號多路選擇器m6、三號觸發(fā)器FF3和四號觸發(fā)器FF4，它還包括CMOS傳輸門TG，功能輸入端口 CFI的輸出端分別連接在四號多路選擇器 m3的一個輸入端、五號多路選擇器m4的一個輸入端和六號多路選擇器m5的一個輸入端，子核測試數(shù)據(jù)輸入端口 CTI的輸出端連接在五號多路選擇器m4的另一個輸入端，五號多路選擇器m4的輸出端連接在四號觸發(fā)器FF4的輸入端，四號觸發(fā)器FF4的輸出端連接在子核測試數(shù)據(jù)輸出端口 CTO的輸入端，母核測試數(shù)據(jù)輸入端口 PTI的輸出端連接在四號多路選擇器m3的另一個輸入端，四號多路選擇器m3的輸出端連接在七號多路選擇器m6的一個輸入端，七號多路選擇器m6的輸出端連接在三號觸發(fā)器FF3的輸入端，三號觸發(fā)器FF3的輸出端分別連接在CMOS傳輸門TG的輸入端和母核測試數(shù)據(jù)輸出端口 PTO的輸入端，CMOS傳輸門TG的輸出端連接在六號多路選擇器m5的另一個輸入端，六號多路選擇器m5的輸出端分別連接在七號多路選擇器m6的另一個輸入端和功能輸出端口 CFO的輸入端。測試封裝掃描單元是連接IP核測試接口與功能輸入、輸出接口的電路，是測試封裝完成上述工作模式的直接執(zhí)行者，用于層次化SOCs的并行測試的測試封裝掃描結(jié)構(gòu)，如圖1和圖2所示，輸入掃描單元和輸出掃描單元的對外接口一樣，內(nèi)部結(jié)構(gòu)略有不同；CFI、 CFO分別代表IP核的功能輸入、輸出接口 ；CTI、CTO與子核的TAM相連，代表子核的測試數(shù)據(jù)的輸入、輸出接口 ；ΡΤΙ、ΡΤ0與母核的TAM相連，代表母核的測試數(shù)據(jù)的輸入輸出接口。一號觸發(fā)器FF1、三號觸發(fā)器FF3用于存儲母核的測試數(shù)據(jù)；二號觸發(fā)器FF2、四號觸發(fā)器FF4 則用于存儲子核的測試數(shù)據(jù)。
具體實施方式
三結(jié)合圖3和圖4說明本實施方式，具體實施方式
一和二中的 CMOS傳輸門TG包括匪OS管TG-I和PMOS管TG-2，匪OS管TG-1的源極和PMOS管TG-2的源極相連作為輸入端IN，NM0S管TG-I的漏極和PMOS管TG-2的漏極相連作為輸出端0UT， NMOS管TG-I的柵極連接在控制電壓GC端，PMOS管TG-2的柵極連接在控制電壓/GC端， NMOS管TG-I的襯底連接在電源端VDD，PMOS管TG-2的襯底連接在地端GND。其它組成和連接關(guān)系與實施方式一相同。CMOS傳輸門是構(gòu)成各種邏輯電路的一種基本單元電路，CMOS傳輸門的一個重要作用就是作模擬開關(guān)，開關(guān)接通時自身的電阻很小，相當(dāng)于短路，而開關(guān)斷開時其電阻很大，相當(dāng)于開路；傳輸門的開啟和關(guān)閉是由互補脈沖控制的，當(dāng)GC = 0，/GC = 1時，傳輸門關(guān)閉，輸出端OUT為高阻態(tài)(Z態(tài))；當(dāng)GC= 1，/GC = 0時，傳輸門開啟，OUT = IN ；本發(fā)明就是利用傳輸門的這種性質(zhì)，在圖8和圖9的結(jié)構(gòu)上加入傳輸門。根據(jù)測試封裝的功能可知，在移位模式下，測試數(shù)據(jù)從測試數(shù)據(jù)輸入端口 TI (CTI,PTI)經(jīng)過輸入掃描單元，由觸發(fā)器FF(FF2、FF1)存儲后，從測試數(shù)據(jù)輸出端口 TO (CT0、PT0) 傳輸?shù)较乱粋€測試掃描單元的輸入端口 ；被測IP核應(yīng)處于非工作狀態(tài)，在測試數(shù)據(jù)移位完成后，進入測試工作模式，從輸出端口 FO(CFO)進入的測試數(shù)據(jù)用于驗證IP核的功能；與掃描單元的功能輸出端口 FO(CFO)相連的多路選擇器三號多路選擇器m2和六號多路選擇器 m5的輸入分別為功能輸入端口 FI(CFI)和被觸發(fā)器存儲后的測試數(shù)據(jù)端口 T0(CT0、ΡΤ0)， 也就是此時功能輸出端口 FO(CFO)既可以與功能輸入端口 FI(CFI)相連，又可以與測試數(shù)據(jù)端口 T0(CT0、ΡΤ0)相連；測試數(shù)據(jù)的不斷移入，使得測試數(shù)據(jù)端口 T0(CT0、ΡΤ0)上的數(shù)據(jù)不斷變化；功能輸入端口 FI(CFI)連接在上一個單元的測試數(shù)據(jù)輸出，這就造成了在測試移位模式下，被測IP核的功能輸入端口不斷的有無序的數(shù)據(jù)進入，后果一、是給被測IP 核帶來不安全的因素；二、無序進入的數(shù)據(jù)使得IP核內(nèi)部電路不停的高低電平翻轉(zhuǎn)，帶來巨大的功耗使得IP核溫度升高，進一步造成IP核的功能失常或失效。增加了 CMOS傳輸門后，在不希望無序數(shù)據(jù)施加給被測IP核時，使傳輸門工作在高阻狀態(tài)；當(dāng)正常的測試數(shù)據(jù)需要施加給IP核時，使輸出門開啟。因此，本發(fā)明的SOCs測試封裝掃描信號輸入單元和掃描結(jié)果輸出單元既滿足了層次化SOCs的并行測試需求，又保證了測試的安全性。
具體實施方式
四結(jié)合圖5說明本實施方式，本實施方式與實施方式一不同的是 CMOS傳輸門能在電路中1、2、3和4的位置分別設(shè)置，其它組成和連接關(guān)系與實施方式一相同。分別在1、2、3和4四個位置處加入CMOS傳輸門均能滿足功能要求，下面分析傳輸門分別處于四個位置時的情況位置1 在移位模式時，將三號多路選擇器m2和六號多路選擇器m5的狀態(tài)設(shè)置為 1，傳輸門關(guān)閉即可保證功能輸出端口 FO(CFO)為高阻，達(dá)到安全和低功耗的目的。但是卻造成在IP核功能測試模式時，功能數(shù)據(jù)需多經(jīng)過一個傳輸門才能從功能輸出端口 FI(CFI) 到達(dá)功能輸出端口 FO(CFO)，造成功能數(shù)據(jù)多一個傳輸門的延時時間；位置2 在移位模式時，將三號多路選擇器m2和六號多路選擇器m5的狀態(tài)設(shè)置為 0，傳輸門關(guān)閉即可保證功能輸出端口 FO(CFO)為高阻，達(dá)到安全和低功耗的目的。對輸入單元沒有影響；對輸出單元的外測試模式時使測試數(shù)據(jù)多一個傳輸門的延時時間；位置3 在移位模式時，傳輸門關(guān)閉即可保證功能輸出端口 FO(CFO)為高阻，達(dá)到安全和低功耗的目的，與三號多路選擇器m2和六號多路選擇器m5的狀態(tài)設(shè)置無關(guān)，但是在 IP核功能測試模式時，造成功能數(shù)據(jù)多一個傳輸門的延時時間；在輸入單元的內(nèi)測時工作模式和輸出單元的外測試工作模式造成測試數(shù)據(jù)多一個傳輸門的延時時間；位置4:除包括位置3的特點外，還有一個缺點是無法測試新增加的傳輸門的工作正常性，使得掃描單元的自測試覆蓋率不能達(dá)到百分之百。綜合考慮，選擇在位置2處插入傳輸門，改進的測試封裝的掃描結(jié)構(gòu)如圖1和圖2 所示，在移位模式時控制傳輸門使其輸出為高阻態(tài)，并設(shè)置多路選擇器三號多路選擇器m2 和六號多路選擇器m5的狀態(tài)為0，進而使得功能輸出端口 FO(CFO)為高阻，此時IP核為非工作狀態(tài)，輸入端口沒有高低電平的反轉(zhuǎn)，從而使得IP核的動態(tài)功耗為零。
權(quán)利要求
1.SOCs測試封裝掃描信號輸入單元，它包括一號多路選擇器(mo)、二號多路選擇器 (ml)、三號多路選擇器(π )、一號觸發(fā)器(FFl)和二號觸發(fā)器(FM)，其特征是它還包括 CMOS傳輸門(TG)，功能輸入端口(CFI)的輸出端分別連接在一號多路選擇器(m0)的一個輸入端和三號多路選擇器(π )的一個輸入端，子核測試數(shù)據(jù)輸入端口(CTI)的輸出端連接在二號多路選擇器(ml)的一個輸入端，母核測試數(shù)據(jù)輸入端口(PTI)的輸出端連接在一號多路選擇器(m0)的另一個輸入端，一號多路選擇器(m0)的輸出端連接在一號觸發(fā)器(FFl) 的輸入端，一號觸發(fā)器(FFl)的輸出端連接在母核測試數(shù)據(jù)輸出端口(PTO)的輸入端，二號多路選擇器(ml)的輸出端連接在二號觸發(fā)器(FF2)的輸入端，二號觸發(fā)器(FF2)的輸出端連接在CMOS傳輸門(TG)的輸入端和子核測試數(shù)據(jù)輸出端口(CTO)的輸入端，CMOS傳輸門 (TG)的輸出端連接在三號多路選擇器(π )的另一個輸入端，三號多路選擇器(π )的輸出端連接在二號多路選擇器(ml)的另一個輸入端和功能輸出端口(CFO)的輸入端。
2.根據(jù)權(quán)利要求1所述SOCs測試封裝掃描信號輸入單元，其特征在于CMOS傳輸門 (TG)包括 NMOS 管(TG-I)和 PMOS 管(TG-2)，NMOS 管(TG-I)的源極和 PMOS 管(TG-2)的源極相連作為輸入端(IN)，NMOS管(TG-I)的漏極和PMOS管(TG-2)的漏極相連作為輸出端(0UT)，NM0S管(TG-I)的柵極連接在控制電壓(GC)端，PMOS管(TG-2)的柵極連接在控制電壓(/GC)端，NMOS管(TG-I)的襯底連接在電源端(VDD)，PMOS管(TG-2)的襯底連接在地端(GND)。
3.SOCs測試封裝掃描結(jié)果輸出單元，它包括四號多路選擇器(m3)、五號多路選擇器 (m4)、六號多路選擇器(m5)、七號多路選擇器(m6)、三號觸發(fā)器(FF3)和四號觸發(fā)器(FF4)， 其特征是它還包括CMOS傳輸門(TG)，功能輸入端口(CFI)的輸出端分別連接在四號多路選擇器Ο )的一個輸入端、五號多路選擇器(m4)的一個輸入端和六號多路選擇器(π )的一個輸入端，子核測試數(shù)據(jù)輸入端口(CFI)的輸出端連接在五號多路選擇器(m4)的另一個輸入端，五號多路選擇器(m4)的輸出端連接在四號觸發(fā)器(FF4)的輸入端，四號觸發(fā)器(FF4) 的輸出端連接在子核測試數(shù)據(jù)輸出端口(CTO)的輸入端，母核測試數(shù)據(jù)輸入端口(PTI)的輸出端連接在四號多路選擇器Ο )的另一個輸入端，四號多路選擇器Ο )的輸出端連接在七號多路選擇器(m6)的一個輸入端，七號多路選擇器(m6)的輸出端連接在三號觸發(fā)器 (FF3)的輸入端，三號觸發(fā)器(FF3)的輸出端分別連接在CMOS傳輸門(TG)的輸入端和母核測試數(shù)據(jù)輸出端口(PTO)的輸入端，CMOS傳輸門(TG)的輸出端連接在六號多路選擇器 (m5)的另一個輸入端，六號多路選擇器(π )的輸出端分別連接在七號多路選擇器(m6)的另一個輸入端和功能輸出端口(CFO)的輸入端。
4.根據(jù)權(quán)利要求3所述SOCs測試封裝掃描結(jié)果輸出單元，其特征在于CMOS傳輸門 (TG)包括 NMOS 管(TG-I)和 PMOS 管(TG-2)，NMOS 管(TG-I)的源極和 PMOS 管(TG-2)的源極相連作為輸入端(IN)，NMOS管(TG-I)的漏極和PMOS管(TG-2)的漏極相連作為輸出端(0UT)，NM0S管(TG-I)的柵極連接在控制電壓(GC)端，PMOS管(TG-2)的柵極連接在控制電壓(/GC)端，NMOS管(TG-I)的襯底連接在電源端(VDD)，PMOS管(TG-2)的襯底連接在地端(GND)。
全文摘要
SOCs測試封裝掃描信號輸入單元和掃描結(jié)果輸出單元，涉及一種SOCs測試封裝掃描單元結(jié)構(gòu)，為了解決實現(xiàn)母核和子核的并行測試的不安全問題，SOCs測試封裝掃描信號輸入單元，它包括一號多路選擇器、二號多路選擇器、三號多路選擇器、一號觸發(fā)器和二號觸發(fā)器，它還包括CMOS傳輸門；SOCs測試封裝掃描結(jié)果輸出單元，它包括四號多路選擇器、五號多路選擇器、六號多路選擇器、七號多路選擇器、三號觸發(fā)器和四號觸發(fā)器，它還包括CMOS傳輸門，CMOS傳輸門包括NMOS管和PMOS管，NMOS管和PMOS管的源極相連作為輸入端，漏極相連作為輸出端，柵極作為控制端，用于SOCs的測試。
文檔編號G01R1/30GK102279296SQ20111016719
公開日2011年12月14日 申請日期2011年6月21日 優(yōu)先權(quán)日2011年6月21日
發(fā)明者喬立巖, 俞洋, 向剛, 彭喜元, 鄧立寶 申請人:哈爾濱工業(yè)大學(xué)