專利名稱：一種傳輸芯片的測試裝置和測試控制裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及測試技術(shù)，尤其涉及一種傳輸芯片的測試裝置和測試控制裝置。
背景技術(shù)：
驗證和測試在芯片開發(fā)中發(fā)揮了重要作用，并已經(jīng)成為開發(fā)流程中必不可少的環(huán) 節(jié)。當(dāng)前，芯片的設(shè)計、測試和制造等方面的困難與問題正在逐步增加，有些還變得日益尖 銳。隨著當(dāng)前芯片性能及復(fù)雜程度的不斷提高，各種之前不曾出現(xiàn)的缺陷對傳統(tǒng)測試方法 提出了新的挑戰(zhàn)，制造商需要制定新的測試策略；同時由于集成電路器件平均價格的持續(xù) 降低，利潤率也在不斷下降，制造商們必須充分考慮測試成本與經(jīng)濟(jì)性?，F(xiàn)有技術(shù)中，測試信號由具體的設(shè)備、儀表產(chǎn)生，結(jié)果的驗證也往往依賴于儀表， 或僅僅是通過可編程器件轉(zhuǎn)換為測試芯片所需要的信號，這種測試裝置通用性較低，一種 測試裝置對應(yīng)一種儀表，僅能測試一種芯片，這樣就造成測試成本加大，測試的靈活性較 差。

實用新型內(nèi)容本實用新型要解決的主要技術(shù)問題是，提供一種通用的傳輸芯片的測試裝置；本實用新型還要解決的技術(shù)問題是，提供一種自動化的測試控制裝置。為解決上述技術(shù)問題，本實用新型提供一種傳輸芯片的測試裝置，包括可編程設(shè)備，用于產(chǎn)生根據(jù)測試用例構(gòu)造發(fā)送給待測芯片的測試數(shù)據(jù)，根據(jù)待測 芯片對所述測試數(shù)據(jù)處理并返回的結(jié)果給出測試報告。其中所述測試用例包括可編程設(shè)備的配置項、待測試芯片的工作配置參數(shù)、測試 功能項、所述待測試芯片測試功能項對應(yīng)的輸出預(yù)期值。其中所述可編程設(shè)備包括FPGA，所述FPGA用于接收測試數(shù)據(jù)并根據(jù)測試用例對 所述測試數(shù)據(jù)進(jìn)行轉(zhuǎn)化。其中所述可編程設(shè)備還包括處理器，用于根據(jù)所述測試用例中的可編程設(shè)備的配 置項配置所述FPGA ；所述FPGA還用于接收所述處理器的配置并根據(jù)所述測試用例中的待 測芯片的工作配置參數(shù)、測試功能項構(gòu)造所述測試數(shù)據(jù)。所述裝置，還包括與待測芯片連接的拉偏時鐘信號單元，用于測試待測芯片時鐘 拉偏性能。所述拉偏時鐘信號單元還用于給待測芯片輸入拉偏的時鐘信號，所述裝置還用于 通過所述可編程設(shè)備測試待測芯片業(yè)務(wù)運行是否正常，如果正常，則繼續(xù)加大時鐘信號的 頻偏，直到待測芯片業(yè)務(wù)運行不正常為止。所述裝置，還包括與所述待測芯片連接的可調(diào)壓電源模塊，用于向待測芯片提供 所需的電壓，所述可編程設(shè)備還用于根據(jù)所述電壓對應(yīng)的測試到的電流，獲得所述待測芯 片的功耗。所述裝置，還用于測試待測芯片與處理器接口能力。
3[0015]所述處理器的控制接口通過所述FPGA與待測芯片對接，所述FPGA還用于根據(jù)待 測試芯片的接口時序，對處理器的接口時序進(jìn)行構(gòu)造/轉(zhuǎn)化，所述處理器還用于對待測芯 片的寄存器完成反復(fù)讀寫，驗證待測芯片與所述處理器接口的時序是否正常。為解決上述技術(shù)問題，本實用新型還提供一種傳輸芯片的測試控制裝置，用于根 據(jù)測試用例采用上述測試裝置自動完成測試；讀取測試用例，所述測試用例包括可編程設(shè)備的配置項、待測試芯片的工作配置 參數(shù)、測試功能項、所述待測試芯片測試功能項對應(yīng)的輸出預(yù)期值；根據(jù)測試用例中的可編程設(shè)備的配置項配置所述可編程設(shè)備；下發(fā)待測試芯片的工作配置參數(shù)、測試功能項；根據(jù)獲得測試芯片的工作配置參數(shù)對待測芯片進(jìn)行配置；根據(jù)測試功能項啟動測試；生成測試用例測試報告。本實用新型的有益效果是(1)本實用新型可以在不依賴儀表的條件下，由可編程設(shè)備根據(jù)測試用例構(gòu)造測 試數(shù)據(jù)，測試結(jié)果回傳到可編程設(shè)備，由其判斷結(jié)果的正確性，從而實現(xiàn)對芯片的通用測
試ο(2)本實用新型采用FPGA，可進(jìn)一步提高測試的靈活性。(3)本實用新型通過對芯片電壓工作范圍、功耗、時鐘的偏移的測試，實現(xiàn)了對芯 片性能的測試，從而提高了測試的全面性。(4)本實用新型對測試過程的控制使得測試執(zhí)行得以全面自動化，提高了測試效 率，降低了測試成本。(5)本實用新型易于實施，擴(kuò)展方便。
圖1為根據(jù)本實用新型測試裝置一個實施例的測試裝置結(jié)構(gòu)示意圖；圖2為根據(jù)本實用新型測試裝置另一個實施例的測試裝置結(jié)構(gòu)示意圖；圖3為根據(jù)本實用新型測試裝置又一個實施例的測試裝置結(jié)構(gòu)示意圖；圖4為根據(jù)本實用新型測試裝置再一個實施例的測試裝置結(jié)構(gòu)示意圖；圖5為基于本實用新型測試裝置一個實施例進(jìn)行性能測試的流程圖；圖6為根據(jù)本實用新型測試裝置又再一個實施例的測試裝置結(jié)構(gòu)示意圖；圖7為基于本實用新型測試裝置另一個實施例進(jìn)行功能測試的流程圖；圖8為基于本實用新型測試裝置進(jìn)行測試的流程圖；圖9為根據(jù)本實用新型測試控制裝置的一個實施例的結(jié)構(gòu)示意圖；圖10為基于本實用新型測試控制裝置的另一個實施例的進(jìn)行測試的流程圖。
具體實施方式
下面通過具體實施方式
結(jié)合附圖對本實用新型作進(jìn)一步詳細(xì)說明。本實用新型將改進(jìn)傳統(tǒng)的驗證測試流程作為突破口，通過設(shè)計一種全方位測試傳 輸芯片的方法和裝置，制定一個完備、詳盡的測試方案，設(shè)計有效的測試用例，使其成為傳輸類芯片的通用測試環(huán)境平臺，用測試環(huán)境平臺的通用性來保證傳輸類芯片在各種應(yīng)用環(huán) 境下的自動化驗證和測試。本實用新型傳輸芯片的測試裝置的一種具體實施方式
，如圖1所示，包括可編程 設(shè)備101，用于產(chǎn)生根據(jù)測試用例構(gòu)造發(fā)送給待測芯片的測試數(shù)據(jù)，根據(jù)待測芯片對所述測 試數(shù)據(jù)處理并返回的結(jié)果給出測試報告。根據(jù)本實用新型測試裝置的一個實施例，測試用例包括可編程設(shè)備的配置項、待 測試芯片的工作配置參數(shù)、測試功能項、待測試芯片測試功能項對應(yīng)的輸出預(yù)期值。根據(jù)本實用新型測試裝置的一個實施例，如圖2所示，可編程設(shè)備201包括 FPGA202和存儲器203 ；其中，F(xiàn)PGA202用于接收測試用例并構(gòu)造所述測試數(shù)據(jù)；存儲器203 用于存儲大容量數(shù)據(jù)。根據(jù)本實用新型的一個備選實施例，可編程設(shè)備可包括其他的可編 程器件。根據(jù)本實用新型測試裝置的一個實施例，可編程設(shè)備還包括處理器204，用于根據(jù) 測試用例中的可編程設(shè)備的配置項配置FPGA202 ；FPGA202還用于接收處理器204的配置并 根據(jù)測試用例中的待測芯片207的工作配置參數(shù)、測試功能項構(gòu)造測試數(shù)據(jù)。根據(jù)本實用新型測試裝置的一個實施例，還包括與待測芯片207連接的拉偏時鐘 信號單元205，用于給待測芯片輸入拉偏的時鐘信號，該裝置200還用于通過可編程設(shè)備 201測試待測芯片207運行是否正常，如果正常，則繼續(xù)加大時鐘信號的頻偏，直到待測芯 片207運行不正常為止。根據(jù)本實用新型測試裝置的一個實施例，還包括與待測芯片207連接的可調(diào)壓電 源模塊206，用于單獨向待測芯片提供所需的電壓，可編程設(shè)備201還用于根據(jù)該電壓對應(yīng) 的測試到的電流，獲得待測芯片的功耗。在本實施例中，可由可調(diào)電壓源206向待測芯片輸 出的多種可調(diào)電壓，如IV、1. 2V、1. 8V、2. 5V和3. 3V，或其它任何所需的電壓值。根據(jù)本實用新型測試裝置的一個實施例，處理器204的控制接口通過FPGA202與 待測芯片207對接，F(xiàn)PGA202還用于根據(jù)待測試芯片207的接口時序，對處理器的時序進(jìn)行 構(gòu)造/轉(zhuǎn)化，處理器204還用于對待測芯片207的寄存器完成反復(fù)讀寫，驗證待測芯片207 與處理器接口的時序是否正常。圖3示出根據(jù)本實用新型一個實施例的測試裝置300的模塊示意圖，其中包括 待測芯片311所需的可拉偏時鐘模塊302，該模塊可實現(xiàn)對芯片時鐘的拉偏測試；待測芯片 311所需的可調(diào)電源模塊301，其可實現(xiàn)對芯片電源電壓工作范圍、功耗的測試；整個裝置 其它芯片所需的時鐘/復(fù)位模塊304 ；整個裝置其它芯片所需的電源303 ；307為可能用到 的數(shù)據(jù)信號源；對307進(jìn)行管理和驅(qū)動的PC305 ；FPGA (現(xiàn)場可編程邏輯陣列)309 ；FPGA309 下掛的存儲單元310 ；CPU最小系統(tǒng)306，其中的處理器可以是能與待測試芯片接口適配的 多個同類型或不同類型的處理器。FPGA309與待測芯片300相關(guān)接口連接，對待測芯片各 接口時序進(jìn)行測試，另外通過FPGA309完成對待測芯片311的功能進(jìn)行測試。根據(jù)本實用新型的一個實施例，可利用測試裝置300對傳輸芯片進(jìn)行全方位測 試，其中包括性能測試。本實施例中的性能測試包括精確測試待側(cè)芯片的電壓工作范圍、功 耗；靈活測試待測芯片的時鐘偏移范圍；準(zhǔn)確測試芯片的接口時序。圖4示出根據(jù)本實用新型一個實施例的測試裝置400對性能測試的模塊示意圖。 精密時鐘源可選用壓控恒溫晶體振蕩器，標(biāo)稱頻率77. 76MHZ，初始頻率偏差士0. Ippm ；時鐘倍頻/抖動衰減器404選用SI5326，可實現(xiàn)2k-945M任意頻率輸出；通過411實現(xiàn)控 制，411為處理器MPC8321E ；在本實施例中，時鐘需要在76. 76M到78. 76M間拉偏，顆粒度 為 IOOHz。本實施例中 1V(406)、1.2V(407)、1.8V(408)、2. 5V(409)DC-DC 電源模塊選用 AXH016A0X3-SRZ//BSM16A-3SXG，輸入電壓 3. 0 5. 5V，輸出電壓 0. 75 3. 3V，輸出電流 16A，3. 3V (410) DC-DC 電源模塊選用 PMM4218TWP//PTH04040WAD，輸入電壓 2. 95 5. 5VDC, 輸出電壓0.8 2. 5VDC，輸出電流60A，功率電感(413-417)選用DHC-5121-R33R-LF1，額定 電流16A。通過調(diào)節(jié)DC-DC電源模塊的分壓電阻，可以實現(xiàn)對電壓的拉偏，通過在功率電感 處測量電流，可以精確地得到芯片各電壓的功耗。圖5示出根據(jù)本實用新型一個實施例基于測試裝置400的性能測試的流程圖，包 括步驟502 根據(jù)測試需求，確定恰當(dāng)?shù)臏y試用例，測試用例中需要規(guī)定如下內(nèi)容 待測芯片418的工作配置參數(shù)及測試過程中可能的參數(shù)更新等、配套的數(shù)據(jù)流、待測芯片 418輸出的參考結(jié)果、待測芯片418輸出的預(yù)期值在實施測試之前準(zhǔn)備好，測試用例中指定 各項內(nèi)容；步驟504 施加性能試驗條件，開始性能測試；步驟506:根據(jù)目前芯片設(shè)計向低電壓方向發(fā)展的特點，如模塊401所示1V， 1. 2V，1. 8V，2. 5V，3. 3V覆蓋了目前傳輸芯片工作所需的全部工作電壓，為了準(zhǔn)確測試芯片 的電壓工作范圍、功耗，采用對待測芯片單獨供電的方式；針對目前傳輸芯片功耗大的特 點，在可調(diào)電壓模塊選型上特別注意輸出電流指標(biāo)，并在電路上做了兼容設(shè)計，既可選擇可 調(diào)電壓模塊，又可選擇穩(wěn)壓電源，待測芯片的各供電電壓設(shè)定到典型值；步驟508 為了測試待測芯片與多個同類型或不同類型處理器的接口能力，板上 處理器的控制接口通過FPGA402與待測芯片對接，F(xiàn)PGA402根據(jù)待測試芯片給出的接口時 序，通過FPGA內(nèi)部模塊412進(jìn)行時序的構(gòu)造/轉(zhuǎn)化，處理器對待測芯片的寄存器完成反復(fù) 讀寫，驗證待測芯片與不同類型處理器接口的時序是否正常；步驟510 處理器419配置可編程邏輯陣列FPGA402，F(xiàn)PGA402按測試用例完全構(gòu) 造數(shù)據(jù)流給待測芯片418，待測芯片418根據(jù)配置參數(shù)和輸入的數(shù)據(jù)流進(jìn)行處理，輸出處理 結(jié)果回傳到FPGA402，F(xiàn)PGA402根據(jù)測試用例產(chǎn)生預(yù)期的參考結(jié)果，驗證模塊比較回傳結(jié)果 與預(yù)期值，判定結(jié)果正確，轉(zhuǎn)步驟506 ；否則芯片不能正常工作，轉(zhuǎn)步驟518 ；步驟512 在測試功耗節(jié)點分別測試出各供電電壓的電流，從而精確得到各供電 電壓的功耗；步驟514 針對傳輸芯片對時鐘精度要求高的特點，選用了壓控恒溫晶體振蕩器 403，時鐘的拉偏通過多速率時鐘倍頻/抖動衰減器404實現(xiàn)，通過時鐘拉偏控制模塊411， 可實現(xiàn)2k-945M任意頻率輸出，精度在IOOHz ；將時鐘信號源拉偏，察看業(yè)務(wù)運行是否正常， 運行一段時間后，如果仍正常，則繼續(xù)加大頻偏，按這種方法可以找到芯片時鐘頻偏的邊界 值；步驟516 時鐘設(shè)置到典型值，依次調(diào)節(jié)各電源工作在最小值、典型值、最大值。察 看業(yè)務(wù)是否運行正常，長時間運行，察看在測試時間內(nèi)業(yè)務(wù)運行是否穩(wěn)定；步驟518:結(jié)束。本實施例可準(zhǔn)確地測試芯片的工作電壓范圍，各電壓功耗；還可精確地測試時鐘的偏移，以確認(rèn)芯片對時鐘偏移量的要求。圖6示出根據(jù)本實用新型實施例的測試裝置600的模塊圖，其中FPGA601可選用 Xilinx的Virtex-5系列XC5VTX240T，實現(xiàn)控制信號的產(chǎn)生，LocalBus接口時序的轉(zhuǎn)化，SDH 數(shù)據(jù)源的完全構(gòu)造/轉(zhuǎn)化，輸出結(jié)果的自動驗證；待測芯片618，該芯片單片實現(xiàn)20G支路 處理(指針下泄和支路開銷處理)和時分交叉，4片堆疊實現(xiàn)80G容量，支持2. 5G總線1+1 和AU4級別2:4保護(hù)，并提供支路1+1自動保護(hù)倒換功能；處理器615采用FREESCALE新推 出的一款性價比極高的高集成度的通訊用處理器MPC8321E，用以實現(xiàn)FPGA601、待測芯片 618工作參數(shù)配置、測試結(jié)果的自動獲取，生成。圖7示出根據(jù)本實用新型實施例基于測試 裝置600的功能測試的流程圖，包括步驟702 根據(jù)測試需求，確定恰當(dāng)?shù)臏y試用例；步驟704 施加功能試驗條件，開始功能測試；步驟706 處理器615配置可編程邏輯陣列FPGA601，由FPGA601完全構(gòu)造數(shù)據(jù)源， 按測試用例產(chǎn)生數(shù)據(jù)流給待測芯片618 ；步驟708 處理器615根據(jù)測試用例指定的工作參數(shù)，正確配置待測芯片618 ；步驟710 待測試芯片618根據(jù)配置參數(shù)和輸入的數(shù)據(jù)流進(jìn)行處理，輸出處理結(jié)果 回傳到FPGA601 ；步驟712 待測試芯片618輸出的處理結(jié)果回傳到FPGA601、由FPGA601內(nèi)部的驗 證模塊自動進(jìn)行處理，驗證模塊比較回傳結(jié)果與預(yù)期值，判定結(jié)果的正確性。FPGA601可以完全構(gòu)造測試信號，并由FPGA601對結(jié)果進(jìn)行驗證，而現(xiàn)有的測試裝 置局限于用儀表產(chǎn)生測試信號并進(jìn)行驗證。利用本實用新型傳輸芯片的測試控制裝置進(jìn)行測試的流程，如圖8所示，包括步驟802 讀取測試用例，所述測試用例包括可編程設(shè)備的配置項、待測試芯片的 工作配置參數(shù)、測試功能項；步驟804 根據(jù)測試用例中的可編程設(shè)備的配置項配置所述可編程設(shè)備；步驟806 下發(fā)待測試芯片的工作配置參數(shù)、測試功能項；步驟808 根據(jù)獲得測試芯片的工作配置參數(shù)對待測芯片進(jìn)行配置；步驟810 根據(jù)測試功能項啟動測試；步驟812 生成測試用例測試報告。根據(jù)本實用新型的一個實施例，810進(jìn)一步包括控制所述可編程設(shè)備構(gòu)造測試 數(shù)據(jù)流；通過芯片告警中斷、誤碼監(jiān)測來監(jiān)測芯片的狀態(tài)；統(tǒng)計處理所述監(jiān)測狀態(tài)。本實用新型傳輸芯片的測試控制裝置的一種具體實施方式
，用于根據(jù)測試用例自 動完成測試；讀取測試用例，所述測試用例包括可編程設(shè)備的配置項、待測試芯片的工作配 置參數(shù)、測試功能項、待測試芯片測試功能項對應(yīng)的輸出預(yù)期值；根據(jù)測試用例中的可編程 設(shè)備的配置項配置所述可編程設(shè)備；下發(fā)待測試芯片的工作配置參數(shù)、測試功能項；根據(jù)獲得測試芯片的工作配置參數(shù)對待測芯片進(jìn)行配置；根據(jù)測試功能項啟動測 試；生成測試用例測試報告。圖9示出根據(jù)本實用新型一個實施例的測試控制裝置900的模塊圖，圖10示出根 據(jù)本實用新型一個實施例基于測試控制裝置900的流程圖，其包括步驟1002 測試用例開始執(zhí)行，從測試用例配置文件901中讀取儀表902的配置
7項和待測芯片914測試功能項和配置參數(shù)，該儀表902可以是現(xiàn)有技術(shù)的測量儀表也可以 是前述測試裝置；步驟1004 自動化協(xié)同控制部分905根據(jù)儀表配置項調(diào)用儀表驅(qū)動903配置儀表
設(shè)置項；步驟1006 自動化協(xié)同控制部分905根據(jù)待測功能項和配置參數(shù)通過命令下發(fā) 907給測試單板；步驟1008 ；測試單板接收到命令后，通過命令解析項910獲得測試功能項和參 數(shù)；步驟1010 測試功能配置部分912根據(jù)獲得的參數(shù)對待測芯片914進(jìn)行配置；步驟1012 自動化協(xié)同控制部分905啟動測試；步驟1014 測試過程中，自動化協(xié)同控制部分905可以調(diào)用儀表驅(qū)動903構(gòu)造各 種測試數(shù)據(jù)流；步驟1016 測試過程中，測試板通過芯片告警中斷、誤碼監(jiān)測和統(tǒng)計處理部分913 監(jiān)測芯片的狀態(tài)；步驟1018 通過告警和誤碼統(tǒng)計信息上報部分911可以將芯片的狀態(tài)上報給控制 臺的自動化系統(tǒng)控制部分905;步驟1020 測試完成后，由測試結(jié)果報告自動生成部分906自動生成測試用例執(zhí) 行結(jié)果報告。這樣可實現(xiàn)功能測試的全面自動化構(gòu)造源數(shù)據(jù)的自動化，被測芯片配置的自動 化，被測芯片狀態(tài)信息獲取的自動化，測試結(jié)果的自動化獲取，測試報告的自動化生成，測 試用例的自動切換。以上內(nèi)容是結(jié)合具體的實施方式對本實用新型所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定 本實用新型的具體實施只局限于這些說明。對于本實用新型所屬技術(shù)領(lǐng)域的普通技術(shù)人員 來說，在不脫離本實用新型構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬 于本實用新型的保護(hù)范圍。
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權(quán)利要求一種傳輸芯片的測試裝置，其特征在于，包括可編程設(shè)備，用于產(chǎn)生根據(jù)測試用例構(gòu)造發(fā)送給待測芯片的測試數(shù)據(jù)，根據(jù)待測芯片對所述測試數(shù)據(jù)處理并返回的結(jié)果給出測試報告。
2.如權(quán)利要求1所述的裝置，其特征在于，其中所述可編程設(shè)備包括FPGA，所述FPGA 用于接收測試數(shù)據(jù)并根據(jù)測試用例對所述測試數(shù)據(jù)進(jìn)行轉(zhuǎn)化。
3.如權(quán)利要求2所述的裝置，其特征在于，其中所述可編程設(shè)備還包括處理器，用于根 據(jù)所述測試用例中的可編程設(shè)備的配置項配置所述FPGA ；所述FPGA還用于接收所述處理 器的配置并根據(jù)所述測試用例中的待測芯片的工作配置參數(shù)、測試功能項構(gòu)造所述測試數(shù) 據(jù)。
4.如權(quán)利要求1至3任一所述的裝置，其特征在于，還包括與待測芯片連接的拉偏時鐘 信號單元，用于測試待測芯片時鐘拉偏性能。
5.如權(quán)利要求1至3任一所述的裝置，其特征在于，還包括與所述待測芯片連接的可調(diào) 壓電源模塊，用于向待測芯片提供所需的電壓，所述可編程設(shè)備還用于根據(jù)所述電壓對應(yīng) 的測試到的電流，獲得所述待測芯片的功耗。
6.如權(quán)利要求5所述的裝置，其特征在于，所述處理器的控制接口通過所述FPGA與待 測芯片對接，所述FPGA還用于根據(jù)待測試芯片的接口時序，對處理器的接口時序進(jìn)行構(gòu)造 /轉(zhuǎn)化，所述處理器還用于對待測芯片的寄存器完成反復(fù)讀寫，驗證待測芯片與所述處理器 接口的時序是否正常。
7.一種傳輸芯片的測試控制裝置，其特征在于，用于根據(jù)測試用例采用如權(quán)利要求1 至6任一所述的測試裝置自動完成測試；讀取測試用例，所述測試用例包括可編程設(shè)備的配置項、待測試芯片的工作配置參數(shù)、 測試功能項、所述待測試芯片測試功能項對應(yīng)的輸出預(yù)期值；根據(jù)測試用例中的可編程設(shè)備的配置項配置所述可編程設(shè)備；下發(fā)待測試芯片的工作配置參數(shù)、測試功能項；根據(jù)獲得測試芯片的工作配置參數(shù)對待測芯片進(jìn)行配置；根據(jù)測試功能項啟動測試；生成測試用例測試報告。
專利摘要本實用新型公布了一種傳輸芯片的測試裝置，包括可編程設(shè)備，用于產(chǎn)生根據(jù)測試用例構(gòu)造發(fā)送給待測芯片的測試數(shù)據(jù)，根據(jù)待測芯片對所述測試數(shù)據(jù)處理并返回的結(jié)果給出測試報告。本實用新型還公開了一種傳輸芯片的測試控制裝置。本實用新型可以在不依賴儀表的條件下，由可編程設(shè)備根據(jù)測試用例構(gòu)造測試數(shù)據(jù)，測試結(jié)果回傳到可編程設(shè)備，由其判斷結(jié)果的正確性，從而實現(xiàn)對芯片的通用測試；本實用新型對測試過程的控制使得測試執(zhí)行得以全面自動化，提高了測試效率，降低了測試成本。
文檔編號G01R31/28GK201751855SQ20092026201
公開日2011年2月23日 申請日期2009年12月23日 優(yōu)先權(quán)日2009年12月23日
發(fā)明者張愛萍 申請人:中興通訊股份有限公司