專(zhuān)利名稱(chēng)：一種天氣雷達(dá)的硬件信號(hào)處理器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及雷達(dá)技術(shù)領(lǐng)域，尤其涉及一種天氣雷達(dá)的硬件信號(hào)處理器。
背景技術(shù)：
硬件信號(hào)處理器是天氣雷達(dá)系統(tǒng)的核心部件，它為雷達(dá)整機(jī)提供所需的
各種定時(shí)信號(hào)、IQ數(shù)據(jù)采集及天線(xiàn)控制等。硬件信號(hào)處理器的性能對(duì)整機(jī)雷
達(dá)的相參性和穩(wěn)定性有重要影響，直接決定了雷達(dá)性能指標(biāo)。因itb， 一個(gè)穩(wěn) 定可靠的硬件信號(hào)處理器對(duì)雷達(dá)整機(jī)就特別重要。
最初的設(shè)計(jì)中，硬件信號(hào)處理器大多采用純硬件的實(shí)現(xiàn)方法，用分立元 件搭建邏輯電路。其電路復(fù)雜，工作量大，可讀性差，可靠性低，維護(hù)成本
高，根據(jù)特定的需求設(shè)計(jì)特定的電路，基本不具備通用性。后來(lái)采用EPLD (Erasable Programmable Logic Device,可擦除的可編程邏輯器件)作為硬件 信號(hào)處理器，前面的問(wèn)題有所改善，邏輯圖的復(fù)雜度相對(duì)簡(jiǎn)化，可靠性得到 提高，邏輯電路的軟件化使得在設(shè)計(jì)、調(diào)試過(guò)程中對(duì)己經(jīng)成型的邏輯電路進(jìn) 行修改變得可行。但由于受到集成度低的限制，EPLD容量小，單片EPLD 實(shí)現(xiàn)的功能有限，輸入/輸出口數(shù)量少，與外圍器件交換的數(shù)據(jù)量低，從而單 片EPLD內(nèi)的邏輯時(shí)序不能太復(fù)雜，使設(shè)計(jì)電路相對(duì)還是比較復(fù)雜，調(diào)試工 作量大。而大容量的EPLD又存在功耗大，發(fā)熱量高，導(dǎo)致穩(wěn)定性不好，故 障率高的問(wèn)題。
綜上可知，所述現(xiàn)有技術(shù)的天氣雷達(dá)的硬件信號(hào)處理器，在實(shí)際使用上 顯然存在不便與缺陷，所以有必要加以改進(jìn)。

實(shí)用新型內(nèi)容
針對(duì)上述的缺陷，本實(shí)用新型的目的在于提供一種天氣雷達(dá)的硬件信號(hào) 處理器，其具備集成度高、容量大、輸入/輸出口數(shù)量多、與外圍器件交換的數(shù)據(jù)量高的優(yōu)點(diǎn)，并能提高定時(shí)精度及可靠性、降低成本、實(shí)5見(jiàn)硬件的靈活 配置。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型提供一種天氣雷達(dá)的硬件信號(hào)處理器， 所述天氣雷達(dá)還包括軟件信號(hào)處理器、天線(xiàn)、發(fā)射機(jī)和接收機(jī)，所述硬件信
號(hào)處理器主要由FPGA構(gòu)成，所述硬件信號(hào)處理器包括
發(fā)射機(jī)定時(shí)信號(hào)產(chǎn)生模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令， 生成定時(shí)信號(hào)并將該定時(shí)信號(hào)發(fā)送給所述發(fā)射機(jī)；
接收機(jī)參數(shù)控制模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令，向所 述接收機(jī)發(fā)送各種控制參數(shù)；
天線(xiàn)控制模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令，向所述天線(xiàn) 發(fā)送控制命令或者接收天線(xiàn)狀態(tài)。
根據(jù)本實(shí)用新型的硬件信號(hào)處理器，所述硬件信號(hào)處理器還包括IQ數(shù) 字采集模塊和FIFO存儲(chǔ)器，所述IQ數(shù)字采集模塊將所述接收機(jī)傳來(lái)的串行 IQ數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，然后送往所述FIFO存儲(chǔ)器存儲(chǔ)，以待所述軟件信號(hào) 處理器讀取。
根據(jù)本實(shí)用新型的硬件信號(hào)處理器，所述硬件信號(hào)處理器包括一數(shù)字信 號(hào)處理器，所述數(shù)字信號(hào)處理器用于接收所述軟件信號(hào)處理器的控制命令， 并將所述控制命令發(fā)送給所述硬件信號(hào)處理器。
根據(jù)本實(shí)用新型的硬件信號(hào)處理器，所述硬件信號(hào)處理器還包括一接口 模塊，所述接口模塊為所述硬件信號(hào)處理器和數(shù)字信號(hào)處理器提供通信通道。
根據(jù)本實(shí)用新型的硬件信號(hào)處理器，所述硬件信號(hào)處理器采用EP1K50 型號(hào)的FPGA。
本實(shí)用新型硬件信號(hào)處理器采用FPGA (Field Programmable Gate Array, 現(xiàn)場(chǎng)可編程門(mén)陣列)，優(yōu)選采用EP1K50型號(hào)的FPGA，該硬件信號(hào)處理器 包括發(fā)射機(jī)定時(shí)信號(hào)產(chǎn)生模塊、接收機(jī)參數(shù)控制模塊以及天線(xiàn)控制模塊。通 過(guò)采用FPGA替代EPLD作為硬件信號(hào)處理器的核心部件，使得硬件信號(hào)處 理器具備集成度高、容量大、輸入/輸出口數(shù)量多、與外圍器件交換的數(shù)據(jù)量 高的優(yōu)點(diǎn)，并能提高定時(shí)精度及可靠性、降低成本、實(shí)現(xiàn)硬件的靈活配置。

圖1是本實(shí)用新型天氣雷達(dá)的硬件信號(hào)處理器的結(jié)構(gòu)示意圖； 圖2是本實(shí)用新型天氣雷達(dá)的硬件信號(hào)處理器的電路原理圖。
具體實(shí)施方式
為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附 圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的 具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。
FPGA (Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列)具有靈活性 和及時(shí)面市的優(yōu)勢(shì)，越來(lái)越多地被設(shè)計(jì)者用來(lái)作為消費(fèi)類(lèi)、工業(yè)和汽車(chē)、有 線(xiàn)和無(wú)線(xiàn)通信以及醫(yī)療市場(chǎng)等系統(tǒng)中ASIC (Application-Specific Integrated Circuit,專(zhuān)用集成電路)的替代方案。ACEX IK系列FPGA提供了低風(fēng)險(xiǎn) 和低成本的解決方案，是中低規(guī)模ASIC很具吸引力的替代方案。ACEX IK 是Altera公司的低成本方案產(chǎn)品，從576LE到4992LE。ACEX IK系列FPGA 采用更先進(jìn)的工藝(0.22um、全銅線(xiàn)技術(shù))，從而大幅降低了成本，同時(shí)提 高了性能。根據(jù)成本控制及實(shí)際功能的需要，本實(shí)用新型選擇了 EP1K50作 為新型天氣雷達(dá)硬件信號(hào)處理器的核心部分。
圖1示出了本實(shí)用新型天氣雷達(dá)的硬件信號(hào)處理器的結(jié)構(gòu)，所述天氣雷 達(dá)包括硬件信號(hào)處理器10、軟件信號(hào)處理器20、顯示終端30、天線(xiàn)40、發(fā) 射機(jī)50和接收機(jī)60，所述硬件信號(hào)處理器10主要由FPGA構(gòu)成，優(yōu)選采用 EP1K50型號(hào)的FPGA，所述硬件信號(hào)處理器10包括
發(fā)射機(jī)定時(shí)信號(hào)產(chǎn)生模塊H，用于根據(jù)軟件信號(hào)處理器20的控制命令， 生成定時(shí)信號(hào)并將該定時(shí)信號(hào)發(fā)送給發(fā)射機(jī)50。
接收機(jī)參數(shù)控制模塊12，用于根據(jù)軟件信號(hào)處理器20的控制命令，向 接收機(jī)60發(fā)送各種控制參數(shù)。
天線(xiàn)控制模塊13，用于根據(jù)軟件信號(hào)處理器20的控制命令，向所述天 線(xiàn)40發(fā)送控制命令或者接收天線(xiàn)狀態(tài)。
優(yōu)選的是，所述硬件信號(hào)處理器10還包括IQ數(shù)字采集模塊14和FIFO 存儲(chǔ)器15，所述IQ數(shù)字采集模塊14將接收機(jī)60傳來(lái)的串行IQ數(shù)據(jù)進(jìn)行串 并轉(zhuǎn)換，然后送往所述FIFO存儲(chǔ)器15存儲(chǔ)，以等候軟件信號(hào)處理器20讀 取。硬件信號(hào)處理器10是整個(gè)雷達(dá)系統(tǒng)的核心部分。所述軟j牛信號(hào)處理器 20采用PSP(可編程信號(hào)處理器)，主要核心是DSP(Digital Signal Processor, 數(shù)字信號(hào)處理器)，該軟件信號(hào)處理器20可存—儲(chǔ)于PC終端中。軟件信號(hào)處 理器20的控制命令送往硬件信號(hào)處理器10，硬件信號(hào)處理器10結(jié)合DSP 的譯碼控制等功能構(gòu)成核心的時(shí)序產(chǎn)生電路，可方便地對(duì)定時(shí)時(shí)序進(jìn)行修改 調(diào)試，產(chǎn)生各路定時(shí)信號(hào)以RS-422接口送往各分系統(tǒng)。
本實(shí)用新型的硬件信號(hào)處理器采用大容量FPGA替代EPLD作為定時(shí)器 的主要硬件，盡可能在FPGA內(nèi)部實(shí)現(xiàn)所有功能，減少外圍器件，以達(dá)到統(tǒng) 一板級(jí)設(shè)計(jì)、提高定時(shí)精度及可靠性、降低成本、實(shí)現(xiàn)硬件的靈活配置的目 的。通過(guò)采用FPGA運(yùn)用HDL (Hardware Description Language,硬件描述語(yǔ) 言)來(lái)編寫(xiě)實(shí)現(xiàn)定時(shí)控制功能的源程序，在縮短定時(shí)器的設(shè)計(jì)周期、提高設(shè) 計(jì)效率、便于調(diào)試的同時(shí)，還增強(qiáng)了整個(gè)系統(tǒng)的可靠性，能夠滿(mǎn)足當(dāng)前系統(tǒng) 越來(lái)越復(fù)雜的需要。EP1K50在繼承中小規(guī)模集成電路EPLD優(yōu)點(diǎn)的基礎(chǔ)上 又具備集成度高、輸入/輸出口數(shù)量多、減少外圍器件等特點(diǎn)，將其應(yīng)用在硬 件信號(hào)處理器中，就可以用比以前少得多的硬件來(lái)實(shí)現(xiàn)比以前復(fù)雜得多的邏 輯時(shí)序關(guān)系。隨著現(xiàn)代天氣雷達(dá)技術(shù)的不斷發(fā)展，對(duì)定時(shí)器小型化、模塊化、 通用性、可編程性、可修改性的要求越來(lái)越高，EP1K50的應(yīng)用則能滿(mǎn)足這 些方面的需要。
圖2示出了本實(shí)用新型天氣雷達(dá)的硬件信號(hào)處理器的電路原理，所述硬 件信號(hào)處理器10包括一數(shù)字信號(hào)處理器PSP，所述數(shù)字信號(hào)處理器PSP用 于接收所述軟件信號(hào)處理器20的控制命令，并將所述控制命令發(fā)送給硬件信 號(hào)處理器10。 C-HSP A即C波段硬件信號(hào)處理定時(shí)板，該部分主要完成的功 能是把雷達(dá)系統(tǒng)中數(shù)字下變頻的24位IQ數(shù)據(jù)，根據(jù)時(shí)序要求通過(guò)數(shù)字信 號(hào)處理器PSP (ADSP21160)的外部接口 (ExternalPort)傳送到軟件信號(hào)處 理器20中處理后送給顯示終端30;軟件信號(hào)處理器20通過(guò)軟件向板卡寄存 器空間設(shè)置不同的命令參數(shù)，產(chǎn)生不同要求的定時(shí)信號(hào)，分別去控制和天線(xiàn) 40、發(fā)射機(jī)50以及接收機(jī)60。
所述硬件信號(hào)處理器10還包括一接口模塊C-HSP B,所述接口模塊 C-HSP B為硬件信號(hào)處理器10和數(shù)字信號(hào)處理器PSP提供通信通道。C-HSP A和C-HSPB中包含的651vdml76芯片、651vdms31/32芯片為接口芯片。圖2中的C-INTERFACE為硬件信號(hào)處理接口板，該接口板中包括EPM3128(可 編程邏輯器件)和CY7C466芯片。
C-HSP A接收機(jī)控制功能的完成，主要是通過(guò)規(guī)定的接口向接收機(jī)60 發(fā)送各種控制參數(shù)，該控制參數(shù)主要有接收機(jī)控制數(shù)據(jù)和接收機(jī)控制時(shí)鐘兩 部分?？刂茀?shù)的發(fā)送由計(jì)算機(jī)軟件啟動(dòng)。在一次數(shù)據(jù)傳送中，共發(fā)送5組 控制參數(shù)，每組為8位，共40位控制參數(shù)。在軟件中，先往FPGA中寫(xiě)入 組參數(shù)，然后再寫(xiě)啟動(dòng)命令信號(hào)，啟動(dòng)數(shù)據(jù)傳輸。
C-HSP A為發(fā)射機(jī)50提供九種定時(shí)信號(hào)"RF Pulse Start" 、 "RF Driver Trigger" 、 "Filament Sync Trigger " 、 "Modulator Charge Trigger"、 "Post-Charge Regulator Trigger" 、 "Short Beam Pulse Select" 、 "Short RF Pulse Select" 、 "Trigger-Charge Trigger" 、 "Modulator Discharge Trigger"、 及一組數(shù)據(jù)信號(hào)"PRI Range Data[2.,l]"。定時(shí)信號(hào)的發(fā)送方是硬件信號(hào)處 理器10，接收方是發(fā)射機(jī)50。定時(shí)信號(hào)以RS-422接口差分信號(hào)型式傳輸， 其發(fā)送器型號(hào)為26C31，接收器型號(hào)為26C32或26C33,發(fā)送器、接收器均 采用+5V電源。定時(shí)信號(hào)脈沖寬度為0.8士0.1Ms (除Post-Charge Regulator Trigger為12us)，脈沖均為負(fù)電平有效。
由數(shù)字信號(hào)處理器PSP (ADSP2U60)通過(guò)TL16C550接口向天線(xiàn)40發(fā) 送天線(xiàn)控制命令，天線(xiàn)40通過(guò)TL16C550接口向數(shù)字信號(hào)處理器PSP (ADSP21160)回傳天線(xiàn)狀態(tài)。TL16C550接口工作在FIFO中斷方式，和 SWEEP中斷共用一條中斷線(xiàn)。數(shù)字信號(hào)處理器PSP (ADSP21160)通過(guò)讀 HSP里的中斷標(biāo)志來(lái)判斷是串口中斷還是SWEEP中斷。
綜上所述，本實(shí)用新型硬件信號(hào)處理器采用FPGA，優(yōu)選采用EP1K50 型號(hào)的FPGA，該硬件信號(hào)處理器包括發(fā)射機(jī)定時(shí)信號(hào)產(chǎn)生模塊、接收機(jī)參 數(shù)控制模塊以及天線(xiàn)控制模塊。通過(guò)采用FPGA替代EPLD作為硬件信號(hào)處 理器的核心部件，使得硬件信號(hào)處理器具備集成度高、容量大、輸入/輸出口 數(shù)量多、與外圍器件交換的數(shù)據(jù)量高的優(yōu)點(diǎn)，并能提高定時(shí)精度及可靠性、 降低成本、實(shí)現(xiàn)硬件的靈活配置。
當(dāng)然，本實(shí)用新型還可有其它多種實(shí)施例，在不背離本實(shí)用新型精神及 其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本實(shí)用新型作出各種相應(yīng) 的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本實(shí)用新型所附的權(quán)利要 求的保護(hù)范圍。
權(quán)利要求1、一種天氣雷達(dá)的硬件信號(hào)處理器，所述天氣雷達(dá)還包括軟件信號(hào)處理器、天線(xiàn)、發(fā)射機(jī)和接收機(jī)，其特征在于，所述硬件信號(hào)處理器主要由FPGA構(gòu)成，所述硬件信號(hào)處理器包括發(fā)射機(jī)定時(shí)信號(hào)產(chǎn)生模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令，生成定時(shí)信號(hào)并將該定時(shí)信號(hào)發(fā)送給所述發(fā)射機(jī)；接收機(jī)參數(shù)控制模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令，向所述接收機(jī)發(fā)送各種控制參數(shù)；天線(xiàn)控制模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令，向所述天線(xiàn)發(fā)送控制命令或者接收天線(xiàn)狀態(tài)。
2、 根據(jù)權(quán)利要求1所述的硬件信號(hào)處理器，其特征在于，所述硬件信號(hào) 處理器還包括IQ數(shù)字采集模塊和FIFO存儲(chǔ)器，所述IQ數(shù)字采集模塊將所 述接收機(jī)傳來(lái)的串行IQ數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，然后送往所述FIFO存儲(chǔ)器存儲(chǔ)， 以待所述軟件信號(hào)處理器讀取。
3、 根據(jù)權(quán)利要求1所述的硬件信號(hào)處理器，其特征在于，所述硬件信號(hào) 處理器包括一數(shù)字信號(hào)處理器，所述數(shù)字信號(hào)處理器用于接收所述軟件信號(hào) 處理器的控制命令，并將所述控制命令發(fā)送給所述硬件信號(hào)處理器。
4、 根據(jù)權(quán)利要求1所述的硬件信號(hào)處理器，其特征在于，所述硬件信號(hào) 處理器還包括一接口模塊，所述接口模塊為所述硬件信號(hào)處理器和數(shù)字信號(hào) 處理器提供通信通道。
5、 根據(jù)權(quán)利要求1~4任一項(xiàng)所述的硬件信號(hào)處理器，其特征在于，所 述硬件信號(hào)處理器采用EP1K50型號(hào)的FPGA。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種天氣雷達(dá)的硬件信號(hào)處理器，所述天氣雷達(dá)還包括軟件信號(hào)處理器、天線(xiàn)、發(fā)射機(jī)和接收機(jī)，所述硬件信號(hào)處理器主要由FPGA構(gòu)成，所述硬件信號(hào)處理器包括發(fā)射機(jī)定時(shí)信號(hào)產(chǎn)生模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令，生成定時(shí)信號(hào)并將該定時(shí)信號(hào)發(fā)送給所述發(fā)射機(jī)；接收機(jī)參數(shù)控制模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令，向所述接收機(jī)發(fā)送各種控制參數(shù)；天線(xiàn)控制模塊，用于根據(jù)所述軟件信號(hào)處理器的控制命令，向所述天線(xiàn)發(fā)送控制命令或者接收天線(xiàn)狀態(tài)。借此，本實(shí)用新型具備集成度高、容量大、輸入/輸出口數(shù)量多、與外圍器件交換的數(shù)據(jù)量高的優(yōu)點(diǎn)，并能提高定時(shí)精度及可靠性、降低成本、實(shí)現(xiàn)硬件的靈活配置。
文檔編號(hào)G01S7/00GK201269928SQ20082014069
公開(kāi)日2009年7月8日 申請(qǐng)日期2008年10月14日 優(yōu)先權(quán)日2008年10月14日
發(fā)明者何建新 申請(qǐng)人:成都遠(yuǎn)望科技有限責(zé)任公司;何建新