專利名稱：半導(dǎo)體集成電路及其測試方法
半導(dǎo)體集成電路及其測試方法 技術(shù)領(lǐng)域 本發(fā)明涉及半導(dǎo)體集成電路及其測試方法。
技術(shù)背景 近年來，隨著LSI (大規(guī)模集成)規(guī)模上已變得更大，LSI中嵌入 的PLL (鎖相環(huán))的數(shù)目已在增加。因此，LSI中嵌入的PLL的測試 時間已成問題地變得更長。 在下文中參考圖8來解釋測試LSI中嵌入的PLL的傳統(tǒng)方法。在 圖8中示出了示范性情況，其中，LSI 1000具有兩個PLL，亦即第一 PLL 1001和第二 PLL 1002。用于測試PLL的測試裝置2000包括信號 發(fā)生器2001和信號測量裝置2002。測試裝置2000還包括開關(guān)2003和 2004。開關(guān)2003改變第一 PLL 1001和第二 PLL 1002之間從信號發(fā)生 器2001的連接。同樣地，開關(guān)2004改變第一PLL 1001和第二PLL 1002 之間到信號測量裝置2002的連接。 然后，為了測試LSI 1000中嵌入的PLL，首先，通過第一和第二 開關(guān)2003和2004將第一 PLL 1001連接到信號發(fā)生器2001和信號測 量裝置2002。在這種狀態(tài)下，從信號發(fā)生器2001輸出的具有頻率ft 的時鐘被輸入到第一 PLL 1001，并且在第一 PLL 1001處將該頻率用N 進行倍頻。然后，在信號測量裝置2002中測量從第一 PLL 1001輸出 的具有頻率NXft的時鐘，并且第一 PLL 1001的測試完成。接著，通 過改變開關(guān)2003和2004，將第二 PLL 1002連接到信號發(fā)生器2001和 信號測量裝置2002。在這種狀態(tài)下，從信號發(fā)生器2001輸出的具有頻 率ft的時鐘被輸入到第二 PLL 1002，并且在第二 PLL 1002處將該頻率 用M進行倍頻。然后，在信號測量裝置2002中測量從第二 PLL 1002
輸出的具有頻率MXft的時鐘，并且第二PLL 1002的測試完成。
圖9示出了圖8中示出的電路的更加具體的例子。如圖9所示， 選擇器1004和1005分別連接到第一和第二 PLL 1001和1002。在正常 的操作模式下，選擇器1004和1005選擇由OSC (振蕩器)1003生成 的時鐘，并且將這個時鐘輸入到第一和第二 PLL 1001和1002。另一方 面，在測試模式下，選擇器1004和1005選擇由信號發(fā)生器2001生成 的時鐘，并且將這個時鐘輸入到第一和第二 PLL 1001和1002。進而， 第一和第二邏輯電路1006和1007連接到第一和第二PLL 1001和1002。 隨著在正常模式下從第一和第二 PLL 1001和1002輸出時鐘，第一和 第二邏輯電路1006和1007變得有效。進而，測試裝置2000輸出控制 信號，用于控制選擇器1004和1005的切換。
然后，為了測試LSI 1000中嵌入的PLL，首先，通過開關(guān)2005 將第一PLL 1001連接到信號發(fā)生器2001，并且還通過開關(guān)2006將第 一PLL 1001連接到信號測量裝置2002。與此同時，測試裝置2000將 控制信號輸入到選擇器1004，使得由信號發(fā)生器2001生成的時鐘被輸 入到第一PLLIOOI。在這種狀態(tài)下，從信號發(fā)生器2001輸出的具有頻 率ft的時鐘被輸入到第一 PLL 1001,并且在第一 PLL 1001處將該頻率 用N進行倍頻。然后，在信號測量裝置2002中測量從第一 PLL 1001 輸出的具有頻率NXft的時鐘，并且第一 PLL 1001的測試完成。接著， 通過改變開關(guān)2005，將第二PLL 1002連接到信號發(fā)生器2001，并且 還通過改變開關(guān)2006，將第二 PLL 1002連接到信號測量裝置2002。 與此同時，測試裝置2000將控制信號輸入到選擇器1005，使得由信號 發(fā)生器2001生成的時鐘被輸入到第二 PLL 1002。在這種狀態(tài)下，從信 號發(fā)生器2001輸出的具有頻率ft的時鐘被輸入到第二 PLL 1002，并且 在第二PLL 1002處將該頻率用M進行倍頻。然后，在信號測量裝置 2002中測量從第二 PLL 1002輸出的具有頻率MXft的時鐘，并且第二 PLL 1002的測試完成。
然而，在圖8和9示出的方法中，在多個PLL嵌入LSI中的情況 下，測試不得不被執(zhí)行與LSI中嵌入的PLL的數(shù)目相同的次數(shù)以完成 PLL測試。因此，PLL的測試時間變得成問題地較長。進而，由于信 號發(fā)生器和信號測量裝置兩者都昂貴，所以同時使用幾個測試裝置將 會是不現(xiàn)實的。另外，單個測試裝置中嵌入的信號發(fā)生器和信號測量 裝置的數(shù)目為兩個信道或最多三個，并且即使如此也不能同時測試多 于兩個的PLL。
其間，已知通過以下來對于具有兩個PLL的LSI同時測試兩個 PLL:向PLL中的一個輸入由延遲電路延遲的時鐘；通過比較器比較 來自兩個PLL的輸出時鐘；以及根據(jù)來自兩個PLL的輸出時鐘之間的 相差來檢測PLL的故障。(例如日本待審專利申請公布No. 2005-277472(Ogawa))然而，Ogawa中描述的技術(shù)只能比較兩個輸入時鐘之間的相差， 而不能應(yīng)對具有多于兩個PLL的LSI
發(fā)明內(nèi)容
在一個實施例中，半導(dǎo)體集成電路包括S個鎖相環(huán)電路(S為滿 足S^2的整數(shù))，其中，第(k一l)個鎖相環(huán)電路在測試模式下串聯(lián) 連接到第k個鎖相環(huán)電路(k為滿足2《k《S的整數(shù))。換言之，半導(dǎo) 體集成電路被構(gòu)造，使得每個鎖相環(huán)電路在測試模式下串聯(lián)連接。使 用這種結(jié)構(gòu)，當(dāng)信號發(fā)生器連接到最上游的鎖相環(huán)電路并且信號測量 裝置連接到最下游的鎖相環(huán)電路時，由信號發(fā)生器生成的時鐘被輸入 到最上游的鎖相環(huán)電路，依次穿過每個鎖相環(huán)電路，從最下游的鎖相 環(huán)電路輸出，并且由信號測量裝置測量。換言之，能夠在單一測試中 執(zhí)行半導(dǎo)體集成電路中嵌入的S個鎖相環(huán)電路中的每一個的檢査，并 從而能夠減少檢査鎖相環(huán)電路所需的時間，即使半導(dǎo)體集成電路具有 多個鎖相環(huán)電路。
根據(jù)一個方面，本發(fā)明使得能夠減少PLL的測試時間。


結(jié)合附圖，從一定的優(yōu)選實施例的描述中，本發(fā)明的上述以及其 它目的、優(yōu)點和特征將會變得更加明顯，其中
圖1是示出根據(jù)本發(fā)明的一個方面的LSI和測試裝置的示意結(jié)構(gòu) 的框圖2是示出根據(jù)本發(fā)明的第一實施例的LSI和測試裝置的示意結(jié) 構(gòu)的框圖3是示出根據(jù)本發(fā)明的第二實施例的LSI和測試裝置的示意結(jié) 構(gòu)的框圖4是示出根據(jù)本發(fā)明的第三實施例的LSI和測試裝置的示意結(jié) 構(gòu)的框圖5是示出根據(jù)本發(fā)明的第四實施例的LSI和測試裝置的示意結(jié) 構(gòu)的框圖6是示出根據(jù)本發(fā)明的第五實施例的LSI和測試裝置的示意結(jié) 構(gòu)的框圖7是示出根據(jù)本發(fā)明的第六實施例的LSI和測試裝置的示意結(jié) 構(gòu)的框圖8是示出現(xiàn)有技術(shù)中的LSI和測試裝置的示意結(jié)構(gòu)的框圖；以
及
圖9是示出現(xiàn)有技術(shù)中的LSI和測試裝置的示意結(jié)構(gòu)的框圖。
具體實施例方式
現(xiàn)在參考示意性實施例來在此描述本發(fā)明。本領(lǐng)域技術(shù)人員將會 認識到，使用本發(fā)明的教導(dǎo)能夠完成許多替換的實施例，并且本發(fā)明 不限于為了解釋的目的而說明的實施例。
在下文中解釋根據(jù)本發(fā)明的實施例。然而，應(yīng)當(dāng)理解本發(fā)明不限 于那些實施例。 首先，在下文中解釋本發(fā)明的基本概念。圖1是示出根據(jù)本發(fā)明
的一個方面的大規(guī)模半導(dǎo)體集成電路(LSI) 100和LSI 100上嵌入的 測試裝置的示意結(jié)構(gòu)的框圖。
如圖1所示，本發(fā)明的實施例中的LSI 100例如包括第一PLL 10;
分頻電路30，來自第一PLL 10的輸出時鐘被輸入到該分頻電路30; 第二 PLL 20等等，其通過分頻電路30連接到第一 PLL 10。
術(shù)語"連接"不僅是指直接連接，而且還指通過另一個電路等等 間接連接。
測試裝置200包括信號發(fā)生器200A、信號測量裝置200B等等。
假定第一 PLL 10具有倍頻因子N。還假定第二 PLL 20具有倍頻 因子M。還假定分頻電路30具有相當(dāng)于第一PLL IO的倍頻因子的倒 數(shù)的分頻因子。亦即，分頻電路30的分頻因子為1/N。
在其中在LSI 100中執(zhí)行PLL測試的測試模式下，信號發(fā)生器 200A生成具有^率ft的測試時鐘，并且將測試時鐘輸入到第一 PLL 10。 接著，在第一 PLL 10處用N對具有頻率ft的測試時鐘進行倍頻。接著， 來自第一PLL 10的具有頻率NXft的輸出時鐘被輸入到分頻電路30, 并且在分頻電路30處被分頻到1/N。接著，來自分頻電路30的具有頻 率ft的輸出時鐘被輸入到第二 PLL 20，并且在第二 PLL 20處用M進 行倍頻。然后，信號測量裝置200B測量具有頻率MXft的時鐘。換言 之，第一 PLL 10和第二 PLL 20在測試模式下通過分頻電路30串聯(lián)連 接。
在這點上，如果第一PLL IO和第二 PLL 20中的一個或兩者有缺 陷，則在信號測量裝置200B處測量的時鐘不具有頻率MXft。用這種
方式，能夠在單一測試中執(zhí)行LSI 100中嵌入的每個鎖相環(huán)電路的檢査。
第一實施例
在下文中參考圖2解釋根據(jù)本發(fā)明的第一實施例的LSI 101。圖2 是示出根據(jù)本發(fā)明的第一實施例的LSI101和測試裝置201的示意結(jié)構(gòu) 的框圖。
如圖2所示，測試裝置201包括信號發(fā)生器201A、信號測量裝置 201B等等。
信號發(fā)生器201A例如生成并輸出具有頻率ft的測試時鐘，在該 頻率下，執(zhí)行用于LSIIOI中嵌入的PLL (鎖相環(huán))的測試。特別地， 信號發(fā)生器201A生成具有頻率ft的測試時鐘，該頻率ft相當(dāng)于具有 由OSC (振蕩器時鐘)41 (其細節(jié)稍后解釋)生成的頻率f的時鐘的 基本時鐘頻率。
信號測量裝置201B例如測量從LSI 101中嵌入的PLL中輸出的時 鐘的頻率。進而，測試裝置201輸出控制信號，用于控制LSIIOI中嵌 入的選擇器51和52 (稍后解釋選擇器的細節(jié))。
如圖2所示，LSI還包括OSC (振蕩器時鐘)41，用于生成具有 頻率f的時鐘；選擇器51和52,其連接在0SC41的下游；第一 PLL 11， 其通過選擇器51連接到OSC41;第二PLL21，其通過選擇器52連接 到0SC41;分頻電路31，其連接在第一PLL11和第二PLL21之間； 第一邏輯電路61，其以來自第一PLLll的輸出時鐘操作；以及第二邏 輯電路71，其以來自第二PLL21的輸出時鐘操作。
順便提及，OSC可以布置在LSI IOI的外部。換言之，可以從外部源供應(yīng)具有頻率f的時鐘。
假定第一 PLL 11具有倍頻因子N。還假定第二 PLL 21具有倍頻 因子M。進而，在測試模式下，分頻電路31對來自第一PLL 11的輸 出時鐘進行分頻，使得作為結(jié)果的頻率等于到在正常模式下工作的第 二 PLL 21的輸入時鐘的頻率。具體地，分頻電路31具有相當(dāng)于第一 PLL 11的倍頻因子的倒數(shù)的分頻因子。亦即，分頻電路30的分頻因子 為1/N。
術(shù)語"正常模式"指的是這樣的模式，在該模式下，由OSC 41 生成的具有頻率f的時鐘分別在第一和第二 PLL 11和21處用N和M
進行倍頻，并且分別將每個信號供應(yīng)給第一和第二邏輯電路61和71， 以便第一和第二邏輯電路61和71操作。
進而，術(shù)語"測試模式"指的是這樣的模式，在該模式下，執(zhí)行 對LSI 101中嵌入的PLL (亦即這個實施例中的第一和第二PLL 11和 21)的測試。
連接到第一 PLL 11的選擇器51接收由OSC 41生成的具有頻率f 的時鐘和由信號發(fā)生器201A生成的具有頻率ft的測試時鐘。
然后，選擇器51在正常模式下選擇并輸出由OSC41生成的具有 頻率f的時鐘至第一PLL 11，并且在測試模式下選擇并輸出由信號發(fā) 生器201A生成的具有頻率ft的測試時鐘至第一 PLL 11。
其間，連接到第二PLL21的選擇器52接收由OSC41生成的具有 頻率f的時鐘和來自分頻電路31的輸出時鐘。
然后，選擇器52在正常模式下選擇并輸出由OSC41生成的具有 頻率f的時鐘至第二PLL 21，并且在測試模式下選擇并輸出來自分頻 電路31的輸出時鐘至第二PLL21。
亦即，在測試模式下，第一PLL 11和第二PLL21通過分頻電路 31串聯(lián)連接。換言之，在測試模式下，來自第一PLL 11的輸出時鐘被 輸入到分頻電路31，并且來自分頻電路31的輸出時鐘被輸入到第二 PUL 21。
因此，在測試模式下，將由信號發(fā)生器201A生成的具有頻率ft 的測試時鐘輸入到第一PLL 11。然后，由于具有頻率ft的測試時鐘在 第一PLL11處用N進行倍頻，所以具有頻率NXft的時鐘被輸入到第 一邏輯電路61和分頻電路31。然后，由于具有頻率NXft的時鐘被分 頻到1/N，所以具有頻率ft的時鐘被輸入到第二PLL 21。然后，由于 具有頻率ft的時鐘在第二 pll 21處用m進行倍頻，所以具有頻率m Xft的時鐘被輸入到第二邏輯電路71和信號測量裝置201B。
亦即，類似于正常模式，即使在測試模式下，具有相同頻率的時 鐘被輸入到第一和第二PLL 11和21，并且用N倍增的時鐘和用M倍 增的時鐘分別被輸入到第一和第二邏輯電路61和71。
接著，在下文中解釋根據(jù)本發(fā)明的第一實施例的測試LSI 101的 方法。根據(jù)本發(fā)明的測試LSI 101的方法用于檢查LSI 101中嵌入的 PIX。
首先，測試裝置201連接到LSI 101。具體地，信號發(fā)生器201A 連接到位于第一 PLL 11上游的選擇器51，并且信號測量裝置201B連 接到第二PLL21下游。
接著，信號發(fā)生器201A生成具有頻率ft的測試時鐘。與此同時， 測試裝置201發(fā)送控制信號，使得連接到第一 PLL 11的選擇器51輸 入由信號發(fā)生器201A生成的具有頻率ft的測試時鐘至第一 PLL 11。 進而，測試裝置201發(fā)送控制信號，使得連接到第二PLL21的選擇器52輸入來自分頻電路31的輸出時鐘至第二PLL 21。然后，信號測量 裝置201B測量來自PLL21的輸出時鐘的頻率。在這點上，如果PLL11工作正常，則來自PLL 11的輸出時鐘的 頻率變?yōu)轭l率NXft。接著，由于來自PLL 11的輸出時鐘被分頻電路 31分頻，所以到PLL 21的輸入時鐘的頻率變?yōu)轭l率ft。然后，如果 PLL21工作正常，則來自PLL21的輸出時鐘的頻率變?yōu)轭l率MXft。 因此，如果第一和第二PLL 11和21中的一個或兩者有缺陷，則在信 號測量裝置201B處測量的時鐘不具有頻率MXft。用這種方式，能夠 在單一測試中執(zhí)行LSI 101中嵌入的多個PLL的檢查。如上所述，在LSI IOI和測試LSI 101中的PLL的方法中，第一 PLL 11在測試模式下串聯(lián)連接到第二PLL 21。亦即，以第一PLL 11 在測試模式下串聯(lián)連接到第二PLL 21的方式來構(gòu)造LSI 101。使用這 種結(jié)構(gòu)，當(dāng)信號發(fā)生器201A連接到PLL 11并且信號測量裝置201B連 接到PLL21時，由信號發(fā)生器201A生成的時鐘被輸入到PLL 11，然 后被輸入到PLL21。然后，時鐘在PLL21處被倍頻，并且利用信號測 量裝置201B測量。亦即，能夠在單一測試中執(zhí)行LSI 101中嵌入的兩 個PLL的檢査，從而能夠減少檢查PLL所需的時間，即使LSI 101具 有兩個PLL。順便提及，在這個實施例中，PLL11在測試模式下通過分頻電路 31連接到PLL21。然而，適當(dāng)時可以使用設(shè)計用于連接的PLL (設(shè)計 用于連接的鎖相環(huán)電路)來代替分頻電路31，只要在測試模式下到達 PLL21的輸入信號與正常模式下的相同。第二實施例參考圖3在下文中解釋根據(jù)本發(fā)明的第二實施例的LSI 102。圖3 是示出根據(jù)本發(fā)明的第二實施例的LSI 102的示意結(jié)構(gòu)的框圖。順便提及，根據(jù)本發(fā)明的第二實施例的測試裝置201具有與圖2 類似的結(jié)構(gòu)。因此，分配相同的標記并省略說明。
如圖3所示，LSI 102具有S個PLL (S為滿足S》2的整數(shù))。 具體地，LSI102包括OSC42，用于生成具有頻率f的時鐘；S個選 擇器53p 532、……、53(s—d和53s，其連接在OSC 42的下游；第一
PLL 12!、第二 PLL 122、......、第(S—1) PLL 12 (s—"和第S PLL 12s，
其分別通過選擇器53,、 532、……、53(s-,)和53s連接到OSC42;以 及S—l個分頻電路32,、 322……和32s"，其在測試模式下連接在第(k 一l) PLL12(k—D (k為滿足2《k《S的整數(shù))和第kPLL12k等等之 間。
LSI 102還包括利用來自第一PLL 12t的輸出時鐘操作的第一邏輯 電路(未示出)、利用來自第二PLL 122的輸出時鐘操作的第二邏輯電 路(未示出)、……、利用來自第(S—1) PLL 12(s-n的輸出時鐘操 作的第(S—l)邏輯電路(未示出)以及利用來自第SPLL12s的輸出 時鐘操作的第S邏輯電路(未示出)。
順便提及，OSC42可以布置在LSI 102的外部，并且可以外部地 輸入具有頻率f的時鐘。
第一PLL 12"第二PLL 122、......、第(S—1) PLL 12(s—,)和第
SPLL12s具有倍頻因子N。進而，在測試模式下，向其輸入來自第(k —l)PLL 12(k—d的輸出時鐘的分頻電路32k—!對來自第(k—l)PLL 12 Uc-D的輸出時鐘進行分頻，使得作為結(jié)果的頻率等于到達在正常模式 下操作的第kPLL12k的輸入時鐘的頻率。具體地，向其輸入來自第(k 一l) PLL 12(k-p的輸出時鐘的分頻電路32k—,具有相當(dāng)于第(k—1) PLL12(k-p的倍頻因子的倒數(shù)的分頻因子。亦即，向其輸入來自第(k 一l) PLL 12(k—d的輸出時鐘的分頻電路32k—,的分頻因子為1/N。順 便提及，每個PLL對于倍頻因子可以具有差值。
術(shù)語"正常模式"指的是這樣的模式，在該模式下，由OSC 42
生成的具有頻率f的時鐘在第一PLL12,、第二PLL122、……第(S — 1) PLL 12(s-"和第SPLL 12s處用N進行倍頻，并且作為結(jié)果的信號 中的每一個被供應(yīng)給第一邏輯電路(未示出)、第二邏輯電路(未示 出)、……、第(S—l)邏輯電路和第S邏輯電路，分別用于第一邏 輯電路(未示出)、第二邏輯電路(未示出)、……、第(S—l)邏 輯電路和第S邏輯電路的操作。
進而，術(shù)語"測試模式"指的是這樣的模式，在該模式下，執(zhí)行 對LSI 102中嵌入的PLL(亦即這個實施例中的第一 PLL 12,、第二 PLL 122、 、第(S—1) PLL 12(s—p和第SPLL 12s)的測試。
連接到第一 PLL 12,的選擇器53,接收由OSC 42生成的具有頻率 f的時鐘和由信號發(fā)生器201A生成的具有頻率ft的測試時鐘。
然后，選擇器53,在正常模式下選擇并輸出由OSC42生成的具有 頻率f的時鐘至第一PLL 12P并且在測試模式下選擇并輸出由信號發(fā) 生器201A生成的具有頻率ft的測試時鐘至第一 PLL 12"
進而，連接到第kPLL 12k的選擇器53k接收由OSC42生成的具 有頻率f的時鐘和來自向其輸入來自第(k一l) PLL 12(k-p的輸出時 鐘的分頻電路32k〈的輸出時鐘。
然后，選擇器53k在正常模式下選擇并輸出由OSC42生成的具有 頻率f的時鐘至第kPLL 12k，并且在測試模式下選擇并輸出來自分頻 電路32k—,的輸出時鐘至第kPLL 12k。
亦即，在測試模式下，第(k一l) PLL 12(k—p和第k PLL 12k通 過分頻電路32k—i串聯(lián)連接。進而，在測試模式下，第一PLL 12,、第
二 PLL 122、……、第(S—l) PLL 12 (s-p和第S PLL 12s中的每個相 鄰對分別通過分頻電路32r32s-i串聯(lián)連接。換言之，在測試模式下， 來自第(k—1) PLL 12(k—n的輸出時鐘被輸入到分頻電路32k-p并 且來自分頻電路32k"的輸出時鐘被輸入到第kPLL 12k。
因此，在測試模式下，由信號發(fā)生器201A生成的具有頻率ft的 測試時鐘被輸入到第一PLL12,。然后，由于具有頻率ft的測試時鐘在 第一 PLL 12,處用N進行倍頻，所以具有頻率NX ft的時鐘被輸入到第 一邏輯電路(未示出)。進而，具有頻率NXft的時鐘還被輸入到連接 在第一PLL 12t緊接下游的分頻電路32^然后，由于具有頻率NXft 的時鐘在分頻電路32,處被分頻到1/N，所以具有頻率ft的時鐘被輸入 到第二PLL122。然后，由于具有頻率ft的時鐘在第二PLL122處用N 進行倍頻，所以具有頻率NXft的時鐘被輸入到第二邏輯電路71 (未 示出)。
用類似的方式，具有頻率ft的時鐘被輸入到第(S—l) PLL 12 (s -p。然后，由于具有頻率ft的時鐘在第(S—l) PLL 12(s—p處用N 進行倍頻，所以具有頻率NX ft的時鐘被輸入到第(S_ 1)邏輯電路(未 示出)。進而，具有頻率NXft的時鐘還被輸入到連接在第(S—l) PLL 12cs-p緊接下游的分頻電路32^。然后，由于具有頻率NXft的時鐘 在分頻電路32s-,處被分頻到1/N，所以具有頻率ft的時鐘被輸入到第 SPLL12S。然后，由于具有頻率ft的時鐘在第SPLL12s處用N進行 倍頻，所以具有頻率NXft的時鐘被輸入到第S邏輯電路(未示出)和 信號測量裝置201B。
亦即，類似于正常模式，即使在測試模式下，具有相同頻率的時
鐘被輸入到第一 PLL 12,、第二PLL122、......、第(S—1) PLL12(s
-,)和第S PLL 12s，并且用N倍增的時鐘被輸入到第一邏輯電路(未 示出)、第二邏輯電路(未示出)、……第(S—l)邏輯電路和第S 邏輯電路。
下一步，在下文中解釋根據(jù)本發(fā)明的第二實施例的測試LSI 102
的方法。根據(jù)本發(fā)明的測試LSI 102的方法用于檢査LSI 102中嵌入的 PLL。
首先，測試裝置201連接到LSI 101。具體地，信號發(fā)生器201A 連接到位于第一 PLL 12,上游的選擇器53,，并且信號測量裝置201B 連接到第SPLL 12s下游。
下一步，信號發(fā)生器201A生成具有頻率ft的測試時鐘。與此同 時，測試裝置201發(fā)送控制信號，使得連接到第一 PLL 12,的選擇器 53,輸入由信號發(fā)生器201A生成的具有頻率ft的測試時鐘至第一 PLL 12i。進而，測試裝置201發(fā)送控制信號，使得連接到第(k一l)PLL12 (k-p的選擇器53k輸入來自分頻電路32h的輸出時鐘至第k PLL 12k。 然后，信號測量裝置201B測量來自第SPLL 12s的輸出時鐘的頻率。
在這點上，如果第一PLL12i工作正常，則來自第一PLL12i的輸 出時鐘的頻率變?yōu)轭l率NXft。下一步，由于來自第一PLL 12,的輸出 時鐘被分頻電路32!分頻，所以到達第二 PLL 122的輸入時鐘的頻率變 為頻率ft。類似地，到達第SPLL12s的輸入時鐘的頻率變?yōu)轭l率ft。 然后，如果第SPLL12s工作正常，則來自第SPLL 12s的輸出時鐘的 頻率變?yōu)轭l率NXft。換言之，如果第一PLL 12!、第二PLL 122、 、
第(S—l) PLL 12(s-p和第SPLL 12s中的任何一個或全部有缺陷， 則在信號測量裝置201B處測量的時鐘不具有頻率NXft。用這種方式， 能夠在單一測試中執(zhí)行LSI 102中嵌入的多個PLL的檢査。
如上所述，在LSI 102和測試LSI 102中的PLL的方法中，包括S 個PLL (S為滿足S》2的整數(shù))，并且第(k—1) PLL12(k—p在測試 模式下連接到第kPLL 12k。亦即，以全部PLL在測試模式下串聯(lián)連接 的方式構(gòu)造LSI 102。使用這種結(jié)構(gòu)，當(dāng)信號發(fā)生器201A連接到最上
游的PLL(第一 PLL 12。并且信號測量裝置201B連接到最下游的PLL (第SPLL12s)時，由信號發(fā)生器201A生成的時鐘被輸入到最上游
的PLL(第一PLL12。，依次通過每個PLL，從最下游的最下游的PLL (第SPLL 12s)輸出，并且利用信號測量裝置201B測量。亦即，能
夠在單一測試中執(zhí)行LSI 102中嵌入的S個PLL的檢査，并從而能夠
減少檢查PLL所需的時間，即使LSI 102具有多個PLL。
順便提及，在這個實施例中，第(k—1) PLL 12(k—,)在測試模式 下通過分頻電路32(k—D連接到第kPLL 12k。然而，適當(dāng)時可以使用設(shè) 計用于連接的PLL (設(shè)計用于連接的鎖相環(huán)電路)來代替分頻電路32 (k-p ，只要設(shè)計用于連接的PLL從第(k—1) PLL 12(k—p的輸出信號 生成與被輸入到在正常模式下操作的PLL 12k的時鐘相同的時鐘。第三實施例
在下文中參考圖4解釋根據(jù)本發(fā)明的第三實施例的LSI 103。圖4 是示出根據(jù)本發(fā)明的第三實施例的LSI 103的示意結(jié)構(gòu)的框圖。
如圖4所示，LSI 103包括兩個PLL組，亦即第一PLL組136和 第二 PLL組137。
第一PLL組136包括兩個PLL，亦即在正常模式下向其輸入具有 相同頻率(A/N) Xft的時鐘的PLL_B, 132禾Q PLL—B2 133。第二 PLL 組137包括兩個PLL，亦即向其輸入具有相同頻率ft的時鐘的PLL—Q 134禾口 PIX—C2 135。
具體地，LSI 103包括OSC 43; PLL—A 131、 PLL—132、 PLL—B2 133、 PLL d 134和PLL C2 135;第一分頻電路331、第二分頻電路
332、第三分頻電路333和第四分頻電路334;第一選擇器531、第二 選擇器532、第三選擇器533和第四選擇器534，分別用于改變到達 PLL—A 131、 PLL—B2 133、 PIX—C, 134禾口 PLL_C2 135的輸入日寸鐘；邏 輯電路A631、邏輯電路B1 632、邏輯電路B2 633、邏輯電路Al 634 和邏輯電路C2 635，分別利用來自PLL—A 131、 PLL—132、 PLL—B2 133、 PLL—134和PLL—C2 135的輸出時鐘操作。
順便提及，OSC43可以布置在LSI 103的外部。換言之，可以從 外部源供應(yīng)具有頻率f的時鐘。
第一選擇器531連接在OSC 43的緊接下游，并且PLL—A 131通 過第一選擇器531連接到OSC43。進而，第一選擇器531在測試模式 下連接到測試裝置201的信號發(fā)生器201A (稍后解釋其細節(jié))。進而， 第一選擇器531在正常模式下選擇并輸出由OSC 43生成的具有頻率f 的時鐘至PLL一A 131 (稍后解釋其細節(jié))，而在測試模式下則選擇并 輸出由信號發(fā)生器201A生成的具有頻率ft的測試時鐘至PLL一A 131。
第一分頻電路331連接在PLL—A 131的緊接下游，并且PLL— 132通過分頻電路331連接到PLL—A 131。
第二選擇器532連接在第一分頻電路331的緊接下游，并且 PLL—B2 133通過第二選擇器532連接到第三分頻電路333。進而，第 二分頻電路332連接在PLL—132的緊接下游，并且第二選擇器532 通過第二分頻電路332連接到PLL—132。進而，第二選擇器532在 正常模式下選擇并輸出來自第一分頻電路331的輸出時鐘至PLLJB2 133，而在測試模式下則選擇并輸出來自第二分頻電路332的輸出時鐘 至PIX—B2 133。
第三選擇器533連接在第一選擇器531的緊接下游，并且PLL一C] 134通過第一和第三選擇器531和533連接到OSC 43。進而，第三分
頻電路333連接在PLL—B2 133的緊接下游，并且第三選擇器533通過 第三分頻電路333連接到PLL—B2 133。進而，第三選擇器532在正常 模式下選擇并輸出由OSC43生成的具有頻率f的時鐘至PLL—C, 134， 而在測試模式下則選擇并輸出來自第三分頻電路333的輸出時鐘至 PUL—d 134。
第四選擇器534連接在PLL—C2 135的緊接下游，并且第一選擇器 531通過第四選擇器534連接到OSC 43。進而，第四分頻電路334連 接在PLL—C, 134的緊接下游，并且第四選擇器534通過第四分頻電路 334連接到PLL—d 134。進而，第四選擇器534在正常模式下選擇并 輸出由OSC 43生成的具有頻率f的時鐘至PLL_C2 135，而在測試模式 下則選擇并輸出來自第四分頻電路334的輸出時鐘至PLL—C2 135。
亦即，PLL—A 131和PLL—B! 132、 PLL—B， 132禾卩PLL—B2 133、 PIX—B2 133禾口 PIX—d 134以及PLX—d 134禾口 PUL—C2 135在湖iji式牛莫式 下分別通過第一分頻電路331、第二分頻電路332、第三分頻電路333 和第四分頻電路334連接。進而，PLL—A 131、PLL—132、PLL—B2 133、 PLL_d 134和PLL—C2 135在測試模式下分別通過第一分頻電路331、 第二分頻電路332、第三分頻電路333和第四分頻電路334串聯(lián)連接。
換言之，第二分頻電路332連接在PLL—B, 132和PLL—B2 133之 間。進而，第四分頻電路334連接在PLL—d 134和PLL—(:2135之間。 用這種方式，第二分頻電路332和第四分頻電路334起到如第一分頻 電路的作用。
進而，第三分頻電路333在測試模式下連接在第一 PLL組136和 第二PLL組137之間。用這種方式，第三分頻電路333起到如第二分 頻電路的作用。
假定PLL A 131具有倍頻因子A。 PLL_B, 132和PLL B2 133具
有倍頻因子B。 PLL—d 134和PLL—C2 135具有倍頻因子C。 進而，第一分頻電路331具有分頻因子N。
進而，在測試模式下，第二分頻電路332分頻來自PLL_B, 132的 輸出時鐘，使得作為結(jié)果的頻率等于到達在正常模式下操作的PLL—B2 133的輸入時鐘的頻率。具體地，第二分頻電路332具有相當(dāng)于PLL—B, 132的倍頻因子的倒數(shù)的分頻因子。亦即，第二分頻電路332的分頻因 子為1/B。
進而，在測試模式下，第三分頻電路333分頻來自第一 PLL組136 中的PLL—B2 133的輸出時鐘，使得作為結(jié)果的頻率等于到達在正常模 式下操作的第二PLL組137中的PLL—Q 134的輸入時鐘的頻率。具體 地，第三分頻電路333具有相當(dāng)于PLL一A131的倍頻因子和PLL—B, 132 的倍頻因子的乘積的倒數(shù)的分頻因子。亦即，第三分頻電路333的分 頻因子為N/AXB。
進而，在測試模式下，第四分頻電路334分頻來自PLL—C, 134的 輸出時鐘，使得作為結(jié)果的頻率等于到達在正常模式下操作的PLL—C2 135的輸入時鐘的頻率。具體地，第四分頻電路334具有相當(dāng)于PLL一C, 134的倍頻因子的倒數(shù)的分頻因子。亦即，第二分頻電路332的分頻因 子為1/C。
術(shù)語"正常模式"指的是這樣的模式，在該模式下，由OSC 43 生成的具有頻率f的時鐘分別在PLL—A 131、PLL—C, 134禾卩PLL—C2 135 處用A、 C和C進行倍頻，并且每個信號分別被供應(yīng)給邏輯電路A 631、 邏輯電路C1 634和邏輯電路A2 635,以便邏輯電路A631、邏輯電路 C1 634和邏輯電路A2 635操作。進而，術(shù)語"正常模式"還指的是這 樣的模式，在該模式下，由OSC43生成的具有頻率f的時鐘在PLL一A 131處用A進行倍頻，并且在第一分頻電路331處用N進行分頻，以
生成具有頻率(A/N) Xf的時鐘，并且具有頻率(A/N) Xf的時鐘分 別在PLL—B！ 132和PLL—B2 133處被輸入并用B和B進行倍頻，并且 被分別供應(yīng)給邏輯電路B1 632和邏輯電路B2 633，以便邏輯電路Bl 632和邏輯電路B2 633操作。
進而，術(shù)語"測試模式"指的是這樣的模式，在該模式下，進行 對LSI 103中嵌入的PLL (亦即這個實施例中的PLL—A 131、 PLL_Bi 132、 PIX_B2 133、 PIX—C, 134禾卩PIX_C2 135)的觀B式。
然后，在測試模式下，由信號發(fā)生器201A生成的具有頻率ft的 輸出時鐘被輸入到PLL一A 131，并且在PLL—A 131處用A進行倍頻。 接著，具有頻率AXft的時鐘被輸入到第一分頻電路331，并且在第一 分頻電路331處被分頻到1/N。接著，來自第一分頻電路331的具有頻 率(A/N) Xft的輸出時鐘被輸入到PLL一B, 132并且在該處用B進行 倍頻。接著，具有頻率(AXB/N) Xft的時鐘被輸入到第二分頻電路 332，并且在第二分頻電路332處被分頻到1/B。接著，來自第一分頻 電路331的具有頻率(A/N) Xft的輸出時鐘被輸入到PLL_B2 133并 且在該處用B進行倍頻。接著，具有頻率(AXB/N) Xft的時鐘被輸 入到第三分頻電路333，并且在第三分頻電路333處被分頻到N/AXB。 接著，來自第三分頻電路333的具有頻率ft的輸出時鐘被輸入到 PLL一d 134并且在該處用C進行倍頻。接著，具有頻率CXft的時鐘 被輸入到第四分頻電路334，并且在第四分頻電路334處被分頻到1/C。 接著，來自第四分頻電路334的具有頻率ft的輸出時鐘被輸入到 PLL—C2 135并且在該處用C進行倍頻，從而具有頻率CXft的時鐘被 輸入到信號測量裝置201B。
亦即，類似于正常模式，即使在測試模式下，具有相同頻率ft的 時鐘被輸入到PLL—A 131、 PLL_C, 134禾BPLL—C2 135，并且用A、 C 和C倍增的時鐘被分別輸入到邏輯電路A 631、邏輯電路C1 634和邏 輯電路C2 635。進而，類似于正常模式，即使在測試模式下，具有相同頻率(A/N) Xft的時鐘被輸入到PLL—B,32禾口 PLL—B2 133，并且 用B和B倍增的時鐘被分別輸入到邏輯電路Bl 632和邏輯電路C2 633。接著，在下文中解釋根據(jù)本發(fā)明的第三實施例的測試LSI 103的 方法。根據(jù)本發(fā)明的測試LSI 103的方法用于檢查LSI 103中嵌入的 PIX。首先，測試裝置201連接到LSI 103。具體地，信號發(fā)生器201A 連接到位于PLL_A 131上游的選擇器531，并且信號測量裝置201B連 接在PLL—C2 135的下游。接著，信號發(fā)生器201A生成具有頻率ft的測試時鐘。與此同時， 測試裝置201發(fā)送控制信號，使得第一選擇器531輸入由信號發(fā)生器 201A生成的具有頻率ft的測試時鐘至PLL—A 131 。進而，測試裝置201 發(fā)送控制信號，使得第二選擇器532輸入來自第二分頻電路332的輸 出時鐘至PLL—B2 133。進而，測試裝置201發(fā)送控制信號，使得第三 選擇器533輸入來自第三分頻電路333的輸出時鐘至PLL—Q 134。進 而，測試裝置201發(fā)送控制信號，使得第四選擇器534輸入來自第四 分頻電路334的輸出時鐘至PLL—C2 135。然后，信號測量裝置201B 測量來自PLL—C2 135的輸出時鐘的頻率。在這點上，如果PLL—A 131工作正常，則來自PLL—A 131的輸出 時鐘的頻率變?yōu)轭l率AXft。接著，由于來自PLL—A131的輸出時鐘在 第一分頻電路331處被分頻到1/N，所以來自第一分頻電路331的輸出 時鐘的頻率變?yōu)?A/N) Xft。接著，如果PLL—B, 132工作正常，則來 自PLL—B！ 132的輸出時鐘的頻率變?yōu)轭l率(AXB/N) Xft。接著，由 于來自PLL—B, 132的輸出時鐘在第二分頻電路332處被分頻到1/N， 所以來自第二分頻電路332的輸出時鐘的頻率變?yōu)?A/N) Xft。接著， 如果PLL B2 133工作正常，則來自PLL—B2 133的輸出時鐘的頻率變
為頻率(AXB/N) Xft。接著，由于來自PLL—B2 133的輸出時鐘在第 三分頻電路333處被分頻到N/AXB,所以來自第三分頻電路333的輸 出時鐘的頻率變?yōu)閒t。接著，如果PLL一d 134工作正常，則來自PLL—C, 134的輸出時鐘的頻率變?yōu)轭l率CXft。接著，由于來自PLL一C, 134的 輸出時鐘在第四分頻電路334處被分頻到1/C，所以來自第四分頻電路 334的輸出時鐘的頻率變?yōu)閒t。接著，如果PLL—C2 135工作正常，則 來自PLL—C2 135的輸出時鐘的頻率變?yōu)轭l率CXft。因此，如果PLL—A 131、 PIX一Bi 132、 PIX—B2 133、 PIX—Ct 134禾卩PIX—C2 135中的任何 一個或全部有缺陷，則在信號測量裝置201B處測量的時鐘不具有頻率 CXft。用這種方式，能夠在單一測試中執(zhí)行LSI 103中嵌入的多個PLL 的檢查。
如上所述，在LSI 103和測試LSI 103中的PLL的方法中，PLL—A 131、 PIX—B! 132、 P1X_B2 133、 PIX—d 134禾卩PIX—C2 135在正常模 式下和測試模式下串聯(lián)連接。進而，具有與正常模式下相同的頻率的 輸入日寸鐘被輸入至U PLL—B2 133、 PIX—Ci 134禾口 PLL—C2 135。因此，艮P 使PLL在正常模式下具有不同的頻率，也能夠在單一測試中執(zhí)行LSI 103中嵌入的多個PLL的檢查。結(jié)果，能夠減少檢査PLL所需的時間。
順便提及，LSI 103中嵌入的PLL組的數(shù)目不限于這個實施例中 的組的示范性數(shù)目。進而，每個PLL組中PLL的數(shù)目在其它實施例中 也可以改變。例如，在LSI 103包括P個PLL組(P為滿足P^2的整 數(shù))并且每個PLL組具有在正常模式下向其輸入具有相同頻率的時鐘 的S個PLL (S為滿足S》2的整數(shù))的情況下，在測試模式下，第(k 一l) PLL (k為滿足2《k《S的整數(shù))和第k PLL可以通過第一分頻 電路串聯(lián)連接，第(r一 1) PLL組(r為滿足2《r《S的整數(shù))和第r PLL 組可以通過第二分頻電路串聯(lián)連接，第一分頻電路可以分頻來自第(k 一l) PLL的輸出時鐘，使得作為結(jié)果的頻率等于到達在正常模式下操 作的第k PLL的輸入時鐘的頻率，并且第二分頻電路可以分頻來自第 (r一l)PLL組中的第SPLL的輸出時鐘，使得作為結(jié)果的頻率等于到
達在正常模式下操作的第r PLL組中的第一 PLL的輸入時鐘的頻率。 在這種情況下，第一分頻電路具有相當(dāng)于第(k一l) PLL的倍頻因子 的倒數(shù)的分頻因子。進而，第二分頻電路具有相當(dāng)于(到達第(r一l) PLL組中的第SPLL的輸入時鐘的頻率)/ (到達第r PLL組中的第一 PLL的輸入時鐘的頻率)的倒數(shù)的分頻因子。
進而，可以在第一選擇器531和第一分頻電路331之間形成具有 多個PLL—A 131等等的PLL組，所述多個PLL—A 131等等在正常模式 下并聯(lián)連接以及通過具有分頻因子1/A的分頻電路串聯(lián)連接。在這種 情況下，第一分頻電路331使具有多個PLL—A 131等等的PLL組連接 到第一PLL組136，并且起到正常模式下和測試模式下的第三分頻電 路的作用。進而，具有多個PLL_A 131等等的PLL組起到第一 PLL(鎖 相環(huán)電路)組的作用。進而，第一PLL組136和第二PLL組137分別 起到第二PLL (鎖相環(huán)電路)組和第三PLL (鎖相環(huán)電路)組的作用。
第四實施例
在下文中參考圖5-7解釋根據(jù)本發(fā)明的第四實施例的LSI 104。圖 5-7是示出根據(jù)本發(fā)明的第四實施例的LSI 104和測試裝置202的示意 結(jié)構(gòu)的框圖。
如圖5所示，測試裝置202包括信號發(fā)生器202A、信號測量裝置 202B等等。
信號發(fā)生器202A例如生成并輸出測試時鐘以檢査LSI 104中嵌入 的PLL。具體地，信號發(fā)生器202A生成第一PLL 14的下限頻率和上 限頻率。進而，測試裝置202輸出控制信號，用于控制LSI104中嵌入 的選擇器541和542。
進而，測試裝置202輸出控制信號，用于控制可變分頻電路34的 分頻因子。如圖5所示，LSI 104包括OSC 44，用于生成具有頻率f的時鐘； 選擇器541和542，其連接在OSC44的下游；第一 PLL 14，其通過選 擇器541連接到OSC 44;第二 PLL 24，其通過選擇器542連接到OSC 44;可變分頻電路34，來自第一PLL14的輸出時鐘被輸入到該可變分 頻電路34;第一邏輯電路64，其利用來自第一PLL 14的輸出時鐘操 作；以及第二邏輯電路74，其利用來自第二PLL24的輸出時鐘操作。
順便提及，OSC44可以布置在LSI 104的外部。換言之，可以從 外部源供應(yīng)具有頻率f的時鐘。
假定第一 PLL 14具有倍頻因子N。還假定第二 PLL 24具有倍頻 因子M。進而，第一PLL 14的輸入頻率范圍和第二PLL 24的輸入頻 率范圍不同。例如，在這個實施例中，第一PLL14的輸入頻率范圍為 從4Xft到40Xft，而第二 PLL 24的輸入頻率范圍則為從1Xft到20 Xft。
術(shù)語"正常模式"指的是這樣的模式，在該模式下，由OSC 44 生成的具有頻率f的時鐘分別在第一和第二 PLL 14和24處用N和M 進行倍頻，并且每個信號被供應(yīng)給第一和第二邏輯電路64和74，以便 第一和第二邏輯電路64和74操作。
進而，術(shù)語"測試模式"指的是這樣的模式，在該模式下，執(zhí)行 對LSI 104中嵌入的PLL (亦即這個實施例中的第一和第二PLL 14和 24)的測試。
連接到第一 PLL 14的選擇器541接收由OSC 44生成的具有頻率 f的時鐘和由信號發(fā)生器202A生成的測試時鐘。
然后，選擇器541在正常模式下選擇并輸出由OSC 44生成的具有頻率f的時鐘至第一PLL 14，而在測試模式下則選擇并輸出由信號發(fā)生器202A生成的測試時鐘至第一 PLL 14。進而，連接到第二PLL24的選擇器542接收由OSC 44生成的具有頻率f的時鐘和來自可變分頻電路34的輸出時鐘。然后，選擇器542在正常模式下選擇并輸出由OSC 44生成的具有頻率f的時鐘至第二PLL 24，而在測試模式下則選擇并輸出來自可變分頻電路34的輸出時鐘至第二 PLL 24。亦即，在測試模式下，第一PLL 14和第二PLL 24通過可變分頻 電路34串聯(lián)連接。換言之，在測試模式下，來自第一PLL 14的輸出時鐘被輸入到可變分頻電路34,并且來自可變分頻電路34的輸出時鐘被輸入到第二PLL 24?？勺兎诸l電路34具有可變分頻因子。具體地，可變分頻電路34分頻來自第一PLL 14的輸出時鐘，使得具有第二 PLL 24的下限頻率的時鐘在測試模式下被輸入到第二 PLL 24，用于測試輸入頻率下限。更加具體地，如圖6所示，信號發(fā)生器202A例如生成具有頻率4 Xft的測試時鐘，該頻率4Xft是測試模式下第一PLL 14的下限輸入 頻率，用于測試輸入頻率下限。接著，具有頻率4Xft的測試時鐘在第 一PLL 14處用N進行倍頻。因此，具有頻率4XNXft的時鐘被輸入 到可變分頻電路34。因此，可變分頻電路34將具有頻率4XNXft的 時鐘分頻到1/4XN，以生成具有頻率1Xft的時鐘，該頻率lXft是第 二 PLL 24的下限輸入頻率。換言之，可變分頻電路34通過分頻因子 分頻來自第一PLL 14的輸出時鐘，該分頻因子等于(第一PLL 14的 下限輸入頻率)/ (第二PLL24的下限輸入頻率)X (第一PLL 14的
倍頻因子)的倒數(shù)。
進而，可變分頻電路34分頻來自第一PLL 14的輸出時鐘，使得 具有第二 PLL 24的上限頻率的時鐘在測試模式下被輸入到第二 PLL 24，用于測試輸入頻率上限。
更加具體地，如圖7所示，信號發(fā)生器202A例如生成具有頻率 40Xft的測試時鐘，該頻率40Xft是測試模式下第一 PLL 14的上限輸 入頻率，用于測試輸入頻率上限。接著，具有頻率40Xft的測試時鐘 在第一PLL14處用N進行倍頻。因此，具有頻率40XNXft的時鐘被 輸入到可變分頻電路34。因此，可變分頻電路34將具有頻率40XNX ft的時鐘分頻到1/2XN，以生成具有頻率20Xft的時鐘，該頻率20X ft是第二PLL24的上限輸入頻率。換言之，可變分頻電路34通過分頻 因子分頻來自第一 PLL 14的輸出時鐘，該分頻因子等于(第一 PLL 14 的上限輸入頻率)/ (第二PLL 24的上限輸入頻率)X (第一PLL 14 的倍頻因子)的倒數(shù)。
接著，在下文中解釋根據(jù)本發(fā)明的第四實施例的測試LSI 104的 方法。根據(jù)本發(fā)明的測試LSI 104的方法用于檢查LSI 104中嵌入的 PIX。
首先，測試裝置202連接到LSI 104。具體地，信號發(fā)生器202A 連接到位于第一 PLL 14上游的選擇器541，并且信號測量裝置202B 連接在第二PLL 24的下游。
接著，如圖6所示，信號發(fā)生器202A例如在測試模式下生成具有 頻率4Xft的測試時鐘，用于測試輸入頻率下限。與此同時，測試裝置 202發(fā)送控制信號，使得連接到第一PLL 14的選擇器541輸入由信號 發(fā)生器202A生成的具有頻率4Xft的測試時鐘至第一 PLL 14。進而， 測試裝置202發(fā)送控制信號，使得連接到第二 PLL 24的選擇器542輸
入來自可變分頻電路34的輸出時鐘至第二 PLL 24。進而，測試裝置 202發(fā)送控制信號，使得可變分頻電路34將分頻因子設(shè)置為1/4XN。 然后，信號測量裝置202B測量來自第二 PLL 24的輸出時鐘的頻率。
在這點上，如果第一PLL 14工作正常，則來自第一PLL14的輸 出時鐘的頻率變?yōu)轭l率4XNXft。接著，由于來自第一PLL14的輸出 時鐘被可變分頻電路34分頻，所以到達第二 PLL 24的輸入時鐘的頻 率變?yōu)轭l率lXft。然后，如果第二PLL24工作正常，則來自第二PLL 24的輸出時鐘的頻率變?yōu)轭l率MXft。因此，如果第一和第二PLL 14 和24中的一個或兩者有缺陷，則在信號測量裝置202B處測量的時鐘 不具有頻率MXft。用這種方式，能夠在單一測試中執(zhí)行LSI 104中嵌 入的每個鎖相環(huán)電路的檢査。
另一方面，如圖7所示，信號發(fā)生器202A例如在測試模式下生成 具有頻率40Xft的測試時鐘，用于測試輸入頻率上限。與此同時，測 試裝置202發(fā)送控制信號，使得連接到第一 PLL 14的選擇器541輸入 由信號發(fā)生器202A生成的具有頻率40Xft的測試時鐘至第一 PLL 14。 進而，測試裝置202發(fā)送控制信號，使得連接到第二PLL24的選擇器 542輸入來自可變分頻電路34的輸出時鐘至第二PLL24。進而，測試 裝置202發(fā)送控制信號，使得可變分頻電路34將分頻因子設(shè)置為1/2 XN。然后，信號測量裝置202B測量來自第二PLL24的輸出時鐘的頻 率。
在這點上，如果第一PLL 14工作正常，則來自第一PLL14的輸 出時鐘的頻率變?yōu)轭l率40XNXft。接著，由于來自第一PLL 14的輸 出時鐘被可變分頻電路34分頻，所以到達第二 PLL 24的輸入時鐘的 頻率變?yōu)轭l率20Xft。然后，如果第二PLL24工作正常，則來自第二 PLL 24的輸出時鐘的頻率變?yōu)轭l率20XMXft。因此，如果第一和第 二 PLL 14和24中的一個或兩者有缺陷，則在信號測量裝置202B處測 量的時鐘不具有頻率20XMXft。用這種方式，能夠在單一測試中執(zhí)行
LSI 104中嵌入的每個鎖相環(huán)電路的檢查。
順便提及，盡管在這個實施例中為了便于說明起見，分別將上限 和下限定義為4Xft和40Xft，但是它們并不限于這些值。 一般地，PLL 的操作環(huán)境會取決于實際工作環(huán)境中的環(huán)境溫度而變化。對于這樣的 情況，具有從來自O(shè)SC44的時鐘的頻率ft移位幾個至幾十個百分點的 頻率的到達PLL的輸入時鐘，能夠模擬類似的環(huán)境。這個實施例適合 于測試PLL甚至在這樣的環(huán)境下是否也會正常工作。在這種情況下， 通過使用這樣的時鐘，該時鐘的實際頻率ft變化士幾個百分點至幾十 個百分點，能夠檢査LSI的鎖定范圍。
如上所述，在LSI 104和測試LSI 104的方法中，第一PLL14和 第二 PLL 24在測試模式下通過可變分頻電路34串聯(lián)連接。進而，可 變分頻電路34分頻來自第一 PLL 14的輸出時鐘，使得具有第二 PLL 24 的下限頻率的時鐘在測試模式下被輸入到第二PLL 24，用于測試輸入 頻率下限。進而，可變分頻電路34分頻來自第一PLL14的輸出時鐘， 使得具有第二 PLL 24的上限頻率的時鐘在測試模式下被輸入到第二 PLL 24，用于測試輸入頻率上限。用這種方式，能夠在單一測試中執(zhí) 行第一和第二PLL 14和24的鎖定范圍的檢查。結(jié)果，能夠減少檢查 PLL的鎖定范圍所需的時間。
順便提及，盡管在LSI 104中嵌入了兩個PLL，但是可以以與第 二實施例類似的方式在LSI104中嵌入多于兩個的PLL。在這種情況下， LSI104包括S個PLL (S為滿足S》2的整數(shù))和S—1個可變分頻電 路341、 342、……、34S—l，其中第(k一1) PLL (k為滿足2《k《S 的整數(shù))通過可變分頻電路34k—l連接到第kPLL。
進而，在第四實施例中，通過在信號發(fā)生器202A處生成具有頻率 ft的測試時鐘，并且將可變分頻電路34的分頻因子設(shè)置為第一 PLL 14 的倍頻因子的倒數(shù)，以與第一實施例類似的方式，用與正常模式下相
同的操作條件，可以檢査PLL。
根據(jù)本發(fā)明的實施例，LSI進一步包括計數(shù)器，其中可以通過以下 執(zhí)行測試用分頻電路或設(shè)計用于連接的PLL從最上游到最下游串聯(lián)
連接全部PLL，將由OSC生成的時鐘輸入到最上游的PLL，以及用計 數(shù)器計數(shù)來自最下游的PLL的輸出時鐘。
進而，根據(jù)本發(fā)明的實施例，LSI進一步包括(多個)輸出端，用 于通過信號測量裝置測量來自LSI中嵌入的每個PLL的輸出時鐘，以 便在LSI之內(nèi)分開地檢查每個PLL，并且向外輸出計數(shù)值。
明顯的是，本發(fā)明不限于上述實施例，而是可以被修改和改變， 而不脫離本發(fā)明的范圍和精神。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括S個鎖相環(huán)電路(S為滿足S≥2的整數(shù))，其中，第(k-1)鎖相環(huán)電路在測試模式下串聯(lián)連接到第k鎖相環(huán)電路(k為滿足2≤k≤S的整數(shù))。
2. 如權(quán)利要求l所述的半導(dǎo)體集成電路，其中，所述第(k一l) 鎖相環(huán)電路和所述第k鎖相環(huán)電路被連接，使得具有與在正常模式下 相同頻率的時鐘在測試模式下被輸入到所述第(k一l)鎖相環(huán)電路和 所述第k鎖相環(huán)電路。
3. 如權(quán)利要求l所述的半導(dǎo)體集成電路，進一步包括分頻電路， 其在測試模式下連接在所述第(k一l)鎖相環(huán)電路和所述第k鎖相環(huán) 電路之間，其中，所述分頻電路對來自所述第(k一l)鎖相環(huán)電路的輸出時 鐘進行分頻，使得具有與在正常模式下相同頻率的時鐘在測試模式下 被輸入到所述第k鎖相環(huán)電路。
4. 如權(quán)利要求2所述的半導(dǎo)體集成電路，進一步包括分頻電路， 其在測試模式下連接在所述第(k一l)鎖相環(huán)電路和所述第k鎖相環(huán) 電路之間，其中，所述分頻電路對來自所述第(k一l)鎖相環(huán)電路的輸出時 鐘進行分頻，使得具有與在正常模式下相同頻率的時鐘在測試模式下 被輸入到所述第k鎖相環(huán)電路。
5. 如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述分頻電路具 有相當(dāng)于所述第(k一l)鎖相環(huán)電路的倍頻因子的倒數(shù)的分頻因子。
6. 如權(quán)利要求1所述的半導(dǎo)體集成電路，進一步包括分頻電路，其在測試模式下連接在所述第(k一l)鎖相環(huán)電路和所述第k鎖相環(huán) 電路之間，其中，具有與在正常模式下相同頻率的時鐘在測試模式下被輸入到所述第k鎖相環(huán)電路，并且所述分頻電路具有可變分頻因子。
7. 如權(quán)利要求l所述的半導(dǎo)體集成電路，進一步包括設(shè)計用于連 接的鎖相環(huán)電路，其在測試模式下連接在所述第(k一l)鎖相環(huán)電路 和所述第k鎖相環(huán)電路之間，其中，所述設(shè)計用于連接的鎖相環(huán)電路對來自所述第(k一l)鎖 相環(huán)電路的輸出時鐘進行倍頻，使得具有與在正常模式下相同頻率的 時鐘在測試模式下被輸入到所述第k鎖相環(huán)電路。
8. 如權(quán)利要求2所述的半導(dǎo)體集成電路，進一步包括設(shè)計用于連 接的鎖相環(huán)電路，其在測試模式下連接在所述第(k一l)鎖相環(huán)電路 和所述第k鎖相環(huán)電路之間，其中，所述設(shè)計用于連接的鎖相環(huán)電路對來自所述第(k一l)鎖 相環(huán)電路的輸出時鐘進行倍頻，使得具有與在正常模式下相同頻率的 時鐘在測試模式下被輸入到所述第k鎖相環(huán)電路。
9. 一種半導(dǎo)體集成電路，包括P個鎖相環(huán)電路組(P為滿足P》2的整數(shù))，所述鎖相環(huán)電路組 中的每一個具有在正常模式下向其輸入具有相同頻率的時鐘的S個鎖 相環(huán)電路(S為滿足S^2的整數(shù))；第一分頻電路，其在測試模式下串聯(lián)連接在第(k一l)鎖相環(huán)電 路(k為滿足2《k《S的整數(shù))和第k鎖相環(huán)電路之間；以及第二分頻電路，其在測試模式下連接在第(r一l)鎖相環(huán)電路組 (r為滿足2《r《S的整數(shù))和第r鎖相環(huán)電路組之間，其中，所述第(k一l)鎖相環(huán)電路和所述第k鎖相環(huán)電路是串聯(lián) 連接的，并且所述第(r一l)鎖相環(huán)電路組和所述第r鎖相環(huán)電路組是 串聯(lián)連接的；所述第一分頻電路對來自所述第(k一l)鎖相環(huán)電路的輸出時鐘 進行分頻，使得得到的頻率等于到達在正常模式下操作的所述第k鎖 相環(huán)電路的輸入時鐘的頻率；并且所述第二分頻電路對來自所述第(r一l)鎖相環(huán)電路組的第S鎖 相環(huán)電路的輸出時鐘進行分頻，使得得到的頻率等于到達在正常模式 下操作的所述第r鎖相環(huán)電路組的第一鎖相環(huán)電路的輸入時鐘的頻率。
10. 如權(quán)利要求9所述的半導(dǎo)體集成電路，進一步包括 第一鎖相環(huán)電路組和第三鎖相環(huán)電路組，在正常模式下向所述第一鎖相環(huán)電路組和所述第三鎖相環(huán)電路組輸入具有相同頻率的時鐘； 第三分頻電路，在正常模式和測試模式下向所述第三分頻電路輸入來自所述第一鎖相環(huán)電路組的輸出時鐘；以及第二鎖相環(huán)電路組，其通過所述第三分頻電路連接到所述第一鎖相環(huán)電路組，來自所述第三分頻電路的輸出時鐘在正常模式和測試模式下被輸入到所述第二鎖相環(huán)電路組；其中，所述分頻電路將所述第二鎖相環(huán)電路組連接到所述第三鎖相環(huán)電路組。
11. 一種測試半導(dǎo)體集成電路的方法，所述半導(dǎo)體集成電路包括S 個鎖相環(huán)電路(S為滿足S》2的整數(shù))，其中第(k一l)鎖相環(huán)電路(k為滿足2《k《S的整數(shù))串聯(lián)連接到第k鎖相環(huán)電路，所述方法包括將測試信號輸入到所述半導(dǎo)體集成電路的最上游的鎖相環(huán)電路；以及檢查來自所述半導(dǎo)體集成電路的最下游的鎖相環(huán)電路的輸出時鐘。
全文摘要
本發(fā)明涉及半導(dǎo)體集成電路及其測試方法。所述半導(dǎo)體集成電路包括S個PLL(S為滿足S≥2的整數(shù))，并且第(k-1)PLL 12_(k-1)(k為滿足2≤k≤S的整數(shù))在測試模式下連接到第k PLL 12_k。用這種方式，能夠在單一測試中執(zhí)行S個PLL的檢查，并從而能夠減少檢查具有多個PLL的半導(dǎo)體集成電路中嵌入的PLL所需的時間。
文檔編號G01R31/28GK101340190SQ200810095928
公開日2009年1月7日 申請日期2008年4月25日 優(yōu)先權(quán)日2007年4月27日
發(fā)明者小川隼人 申請人:恩益禧電子股份有限公司