專利名稱：：內(nèi)建抖動測量電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種抖動測量電路，且特別是涉及一種內(nèi)建的時鐘抖動測量電路。
背景技術(shù)：
：數(shù)據(jù)脈沖(DataPulse)在傳輸線路上傳輸時，如果信號發(fā)生抖動的話，可能使時鐘回復(fù)電路(ClockRecoveryCircuit,CDR)或鎖相環(huán)(PLL)發(fā)生問題，甚至數(shù)據(jù)可能遺失。抖動可以定義為信號的上升緣(或下降緣)相對于其理想時間位置的時間偏移量。圖l顯示出抖動的定義。抖動會使得接收端的位錯誤率(BitErrorRate,BER)提高，降低整個系統(tǒng)的服務(wù)品質(zhì)(QualityofService)。時間誤差(TIE，TimeIntervalError)參數(shù)為抖動的參數(shù)之一，其意思是，在任一時間點(diǎn)，接收到的信號位(或脈沖)與參考時鐘間的相位差。一4殳而言，4斗動可歸類為定量性4斗動(DeterministicJitter,DJ)與隨機(jī)性抖動(RandomJitter,RJ)。隨機(jī)性抖動為隨機(jī)產(chǎn)生的時序噪聲水平抖動。其分布情況通常為高斯分布(GaussianDistribution),亦可稱為正規(guī)分布(NormalDistribution)。以目前來說，可利用外接的自動測試設(shè)備(ATE，automatictestequipment)來測量抖動。但是，因為要將信號輸出至自動測試設(shè)備，所以信號得通過輸出/入接腳。如此一來，所測量到的抖動可能未必是原先的抖動。此外，自動測試設(shè)備所費(fèi)不貲，也會額外增加測試成本。故而，較好能有一種能精準(zhǔn)測量抖動的BIST電路，可降低測試成本、測試時間與減少測量儀器的使用。
發(fā)明內(nèi)容有鑒于此，本發(fā)明提供一種內(nèi)建的抖動測量電路，其可精準(zhǔn)測量抖動，又可降低測試成本、測試時間與減少測量儀器的使用。本發(fā)明提供一種內(nèi)建的抖動測量電路，其可校正同步雙相檢測器內(nèi)的延遲緩沖器，以精準(zhǔn)測量抖動。本發(fā)明提供一種內(nèi)建的抖動測量電路，其可在每次取樣后，重置同步雙相斥企測器，以減少石茲滯效應(yīng)。本發(fā)明的范例之一提出一種內(nèi)建的抖動測量電路，用于測量待測時鐘信號的抖動。該抖動測量電路包括一同步雙相檢測電路，對該待測時鐘信號與一參考時鐘信號進(jìn)行不同延遲，并檢測該延遲后待測時鐘信號與該延遲后參考時鐘信號間的相位關(guān)系；以及一決定電路，對該同步雙相檢測電路所檢測出的相位關(guān)系進(jìn)行邏輯運(yùn)算、數(shù)據(jù)栓鎖與計數(shù)，以得到有關(guān)于該待測時鐘信號的該抖動的一計數(shù)值與機(jī)率分布。本發(fā)明的另一范例提供一種時間差測量電路，用于測量一參考時鐘信號與一待測電路所輸出的一待測時鐘信號間的一時間差，該待測電路至少包括一振蕩源，該時間差測量電路包括一同步雙相檢測電路，耦接于該待測電路，該同步雙相檢測電路包括一第一延遲緩沖單元與第二延遲緩沖單元，當(dāng)該振蕩源處于一正常運(yùn)作時，得到該待測時鐘信號的一相位的一機(jī)率分布圖，以根據(jù)該待測時鐘信號的該相位的該機(jī)率分布圖來校正該第一延遲緩沖單元與第二延遲緩沖單元對該參考時鐘信號所造成的一延遲時間差；以及一決定電路，耦接于該同步雙相檢測電路，對該同步雙相檢測電路所檢測出的相位關(guān)系進(jìn)行邏輯運(yùn)算、數(shù)據(jù)栓鎖與計數(shù)，以得到有關(guān)于該時間差的一計數(shù)值。本發(fā)明的又一范例提供一種時間差測量電路，用于測量一參考時鐘信號與一待測電路所輸出的一待測時鐘信號間的一時間差，該待測電路至少包括一振蕩源，該時間差測量電路包括一同步雙相檢測電路，耦接于該待測電路，該同步雙相檢測電路包括一第一延遲緩沖單元與第二延遲緩沖單元，當(dāng)該振蕩源處于一自由振蕩時，得到該待測時鐘信號的一相位的一機(jī)率分布圖，以根據(jù)該待測時鐘信號的該相位的該機(jī)率分布圖來校正該第一延遲緩沖單元與第二延遲緩沖單元對該參考時鐘信號所造成的一延遲時間差；以及一決定電路，耦接于該同步雙相檢測電路，對該同步雙相才企測電路所檢測出的相位關(guān)系進(jìn)行邏輯運(yùn)算、數(shù)據(jù)栓鎖與計數(shù)，以得到有關(guān)于該時間差的一計數(shù)值。為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉本發(fā)明的較佳實施例，并配合附圖，作詳細(xì)說明如下。圖l顯示出抖動的定義。圖2顯示根據(jù)本發(fā)明第一實施例的內(nèi)建抖動測量電路的方塊示意圖。圖3顯示圖2的同步雙相檢測器與決定電路的電路方塊圖。圖4顯示在測試模式下，待測時鐘信號的相位的機(jī)率分布函數(shù)圖。圖5顯示在校正模式下，待測時鐘信號的相位的機(jī)率分布函數(shù)圖。圖6顯示待測時鐘信號的相位的累加機(jī)率分布函數(shù)圖。圖7顯示第一實施例的模擬結(jié)果。圖8顯示本發(fā)明第二實施例的內(nèi)建抖動測量電路的電路示意圖。附圖符號說明21:待測電路23:同步雙相4企測器25、25、決定電路301-303:延遲緩沖器304-305:相位檢測單元311-312、315-316:邏輯電路313-314:栓鎖器317:多路復(fù)用器318、318a、318b:計凄t器具體實施例方式為了使本發(fā)明的內(nèi)容更為明了，以下特舉數(shù)個實施例作為本發(fā)明確實能夠據(jù)以實施的范例。圖2顯示根據(jù)本發(fā)明第一實施例的內(nèi)建的抖動測量電路的方塊示意圖。此抖動測量電路主要包括同步雙相檢測器23與決定電路25。此抖動測量電路用于檢測待測電路21的待測時鐘信號CLKtest的抖動，也就是時鐘信號CLKtest相對于參考時鐘信號CLKref的誤差。此待測電路21可為PLL、CDR、DLL(延遲鎖相環(huán))，或其它可根據(jù)參考時鐘信號而產(chǎn)生另一輸出時鐘信號的相類似電路。同步雙相檢測器23用于檢測此待測時鐘信號CLKtest與參考時鐘信號CLKref間的相位關(guān)系，并輸出兩信號Sl/S2至決定電路25。決定電路25計數(shù)信號Sl/S2以得到計數(shù)值Rl/R2，并送至后端的計算單元/計算軟件(未示出)，以得到抖動值與其RMS值。圖3顯示出同步雙相檢測器23與決定電路25的電路方塊圖。同步雙相檢測器23包括延遲緩沖器301-303與相位檢測單元304-305。決定電路25包括邏輯電路311-312,栓鎖器313-314，邏輯電路315-316，多路復(fù)用器317與計數(shù)器318。延遲緩沖器301與302延遲此參考時鐘信號CLKref,并產(chǎn)生延遲后參考時鐘信號Dl與D2。延遲緩沖器303延遲此待測時鐘信號CLKtest,并產(chǎn)生延遲后輸出時鐘信號D3。延遲緩沖器301-303所造成的延遲不同，而且其延遲量是可調(diào)整的。比*,延遲緩沖器301所造成的延遲量最小，延遲緩沖器303所造成的延遲量略大，而延遲緩沖器302所造成的延遲量最大。相位4企測單元3G4-305比如是D型正反器(DFF)。相位檢測單元304-305具有數(shù)據(jù)輸入端D,時鐘輸入端C,重置端RST與數(shù)據(jù)輸出端Q。相位檢測單元304-305的數(shù)據(jù)輸入端D分別接受延遲后參考時鐘信號Dl與D2。相位檢測單元304-305的時鐘輸入端C接受延遲后輸出時鐘信號D3。相位檢測單元304-305的重置端RST接受重置信號RST。相位檢測單元304-305的數(shù)據(jù)輸出端Q分別輸出信號Sl與S2。信號Sl(其值可能為1或O)代表延遲后參考時鐘信號Dl與延遲后輸出時鐘信號D3間的相位關(guān)系。信號SH其值可能為1或O)代表延遲后參考時鐘信號D2與延遲后輸出時鐘信號D3間的相位關(guān)系。此外，為解決磁滯效應(yīng)，在第一實施例中，每當(dāng)取樣一筆(也就是產(chǎn)生一筆信號Sl/S2)時，重置信號RST便會將相位;險測單元304與305重置。邏輯電路311與312接收相位檢測單元304與305的輸出信號Sl與S2。栓鎖器313與314根據(jù)延遲后輸出時鐘信號D3而栓鎖邏輯電路311與312的輸出信號。邏輯電路315與316接收栓鎖器313與314的輸出信號、延遲后輸出時鐘信號D3與使能信號EN,其中，使能信號EN由外部測試儀器所產(chǎn)生。栓鎖器313與314與邏輯電路315與316的組合可以產(chǎn)生脈沖信號。邏輯電路311與312的輸出信號為1，則邏輯電路315與316輸出脈沖信號；如邏輯電路311與312的輸出信號為0，則邏輯電路315與316不輸出脈沖信號。多路復(fù)用器317根據(jù)選擇信號SEL而選擇邏輯電路315與316的輸出之一。計數(shù)器318則計數(shù)多路復(fù)用器317的輸出而產(chǎn)生計數(shù)值Rl/R2。計數(shù)器318比如為漣波計數(shù)器(RippleCounter)。利用栓鎖器313/314與計數(shù)器318的組合可大幅加速抖動的測量。第一實施例的BIST電路具有兩種操作模式測試模式與校正模式。在測試模式下，待測電路的振蕩源(如電壓控制振蕩器VC0)會正常操作；而在校正模式下，此振蕩源則處于自由振蕩(free-run)下。但在本發(fā)明的另一實施例中，也可以從外部輸入所需要的待測時鐘信號CLKtest來做校正模式。也就是說，當(dāng)處于校正模式時，所需要的隨機(jī)時鐘信號可能由外部輸入；或者，所需要的隨機(jī)時鐘信號可由待測電路內(nèi)部的處于自由振蕩的振蕩器所產(chǎn)生。請參考圖4，其顯示在測試模式下，待測時鐘信號CLKtest的相位cj;d的機(jī)率分布函數(shù)圖(PDF,probabilitydistributionfunction)。在測試模式下，假設(shè)抖動量是正規(guī)分布的。根據(jù)信號S1/S2的值，待測時鐘信號CLKtest的相位4)d可分為三個區(qū)塊小于(K(當(dāng)Sl-O，S2=0);介于cK與0+之間(當(dāng)Sl=l，S2=0);以及大于c]k(當(dāng)Sl=l,S2=l)。在圖4中，P1_P3分別代表此三個區(qū)塊的面積(P1+P2+P3-1),也就是，相位c|)d位于哪一個區(qū)塊的機(jī)率。比如說，P1=R1/(取樣數(shù))，P2=R2/(取樣數(shù))。符號T代表，當(dāng)Sl=l與S2=0時，相位4)d的范圍。請參考圖5，其顯示在校正模式下，待測時鐘信號CLKtest的相位4)d的機(jī)率分布函數(shù)圖。由于待測電路的振蕩源處于自由振蕩下，所以待測時鐘信號CLKtest會隨機(jī)產(chǎn)生。也就是說，待測時鐘信號CLKtest與參考時鐘信號CLKref間并無關(guān)聯(lián)，而且待測時鐘信號CLKtest的相位卞d的機(jī)率分布函數(shù)圖會呈現(xiàn)均勻分布。符號TO代表參考時鐘信號CLKref(也就是延遲后參考時鐘信號D1)的周期。符號T代表延遲緩沖器301與302的延遲時間差。CLKrefdl與CLKrefd2分別代表圖3的延遲緩沖器301與302所產(chǎn)生的延遲后參考時鐘信號Dl與D2。根據(jù)待測電路的振蕩源處于自由振蕩時所產(chǎn)生的均勻分布的統(tǒng)計特性，可得到T=P2'*T0。根據(jù)T0與P2，，可取得延遲緩沖器301與302的延遲時間差。圖6顯示相位4;d的累加才幾率分布函數(shù)圖(CDF，cumulativedistributionfunction)。4黃軸則為待測時鐘信號CLKtest的相位cj)d,并以均方根(RMS)值(a)為單位。才艮據(jù)Pl，P2,利用圖6可查得相位誤差x-與x+(以a為單位)。更根據(jù)P2，來計算T的值。再由T與x-、x+的關(guān)系，即可得到一個a的所對應(yīng)的相位大小。如果用公式表示，則為CT=T/(X+-X-)比如，當(dāng)P1=0.1100,P2-0.5414時，所對應(yīng)出的x一為-1.23而x+則為+0.39。所以，cj=0,04/(0.39-23))=0.025。圖7顯示模擬結(jié)果。參考時鐘信號CLKref為2.5GHz,待測時鐘信號CLKtest的抖動的(7為lOps(即為0.025UI)。請參考底下的2個抖動值誤差比較表，以更加了解有無饋入重置信號RST至相位檢測器的差別。下表1顯示不饋入重置信號RST至相位檢測器所得到的抖動值誤差比較表。<table>tableseeoriginaldocumentpage10</column></row><table>由表1與表2可看出，當(dāng)饋入重置信號RST至相位檢測器時，所得到的抖動誤差的確比較小。圖8顯示本發(fā)明第二實施例的BIST電路的電路示意圖?；旧?，第二實施例的BIST電路的架構(gòu)雷同于第一實施例的BIST電路，只是將圖2的多路復(fù)用器317與計數(shù)器318替換成計數(shù)器318a與318b。至于第二實施例的運(yùn)作方式基本上可由第一實施例的描述內(nèi)容得知，故于此不再重述。綜上所述，本發(fā)明的上述實施例具有以下的優(yōu)點(diǎn)電路面積小，高操作速度與高準(zhǔn)確性。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視本發(fā)明的申請專利范圍所界定者為準(zhǔn)。權(quán)利要求1.一種內(nèi)建的抖動測量電路，用于測量一待測電路所輸出的一待測時鐘信號相對于一參考時鐘信號的一抖動，該抖動測量電路包括一同步雙相檢測電路，耦接于該待測電路，該同步雙相檢測電路對該待測時鐘信號與該參考時鐘信號進(jìn)行不同延遲，并檢測該延遲后待測時鐘信號與該延遲后參考時鐘信號間的相位關(guān)系；以及一決定電路，耦接于該同步雙相檢測電路，對該同步雙相檢測電路所檢測出的相位關(guān)系進(jìn)行邏輯運(yùn)算、數(shù)據(jù)栓鎖與計數(shù)，以得到有關(guān)于該待測時鐘信號的該抖動的一計數(shù)值。2.如權(quán)利要求1所述的抖動測量電路，其中，該同步雙相檢測電路包括一第一延遲緩沖單元，延遲該參考時鐘信號以產(chǎn)生一第一延遲后參考時鐘.，一第二延遲緩沖單元，延遲該參考時鐘信號以產(chǎn)生一第二延遲后參考時鐘；以一第三延遲緩沖單元，延遲該待測時鐘信號以產(chǎn)生該延遲后待測時鐘；其中，該第三延遲緩沖單元的延遲量介于該第一與該第二延遲緩沖單元的延遲量之間。3.如權(quán)利要求2所述的抖動測量電路，其中，該同步雙相檢測電路包括一第一相位檢測器，耦合于該第一延遲緩沖單元與該第三延遲緩沖單元，以檢測該第一延遲后參考時鐘與該延遲后待測時鐘信號間的相位關(guān)系；以及一第二相位檢測器，耦合于該第二延遲緩沖單元與該第三延遲緩沖單元，以檢測該第二延遲后參考時鐘與該延遲后待測時鐘信號間的相位關(guān)系；其中，每取樣一次，該第一與第二相位檢測器會被重置。4.如權(quán)利要求3所述的抖動測量電路，其中，該決定電路包括一第一邏輯電路，對該第一相位檢測器的一輸出信號與該第二相位檢測器的一輸出信號進(jìn)行邏輯運(yùn)算；以及一第二邏輯電路，對該第一相位檢測器的該輸出信號與該第二相位檢測器的該輸出信號進(jìn)行邏輯運(yùn)算。5.如權(quán)利要求4所述的抖動測量電路，其中，該決定電路包括一第一數(shù)據(jù)栓鎖器，根據(jù)該延遲后待測時鐘信號而栓鎖該第一邏輯電路的一輸出信號；以及一第二數(shù)據(jù)栓鎖器，根據(jù)該延遲后待測時鐘信號而栓鎖該第二邏輯電路的一輸出信號。6.如權(quán)利要求5所述的抖動測量電路，其中，該決定電路包括一第三邏輯電路，對該第一數(shù)據(jù)栓鎖器的一輸出信號、該延遲后待測時鐘信號與一使能信號進(jìn)行邏輯運(yùn)算；以及一第四邏輯電路，對該第二數(shù)據(jù)栓鎖器的一輸出信號、該延遲后待測時鐘信號與該使能信號進(jìn)行邏輯運(yùn)算。7.如權(quán)利要求6所述的抖動測量電路，其中，該決定電路包括一多路復(fù)用器，從該第三邏輯電路的一輸出信號與該第四邏輯電路的一輸出信號擇一；以及一第一計數(shù)器，計數(shù)該多路復(fù)用器的一輸出信號。8.如權(quán)利要求6所述的抖動測量電路，其中，該決定電路包括一第二計數(shù)器，計數(shù)該第三邏輯電路的一輸出信號；以及一第三計數(shù)器，計數(shù)該第四邏輯電路的一輸出信號。9.一種時間差測量電路，用于測量一參考時鐘信號與一待測電路所輸出的一待測時鐘信號間的一時間差，該待測電路至少包括一振蕩源，該時間差測量電路包括一同步雙相檢測電路，耦接于該待測電路，該同步雙相檢測電路包括一第一延遲緩沖單元與第二延遲緩沖單元，當(dāng)該振蕩源處于一自由振蕩時，得到該待測時鐘信號的一相位的一機(jī)率分布圖，以根據(jù)該待測時鐘信號的該相位的該機(jī)率分布圖來校正該第一延遲緩沖單元與第二延遲緩沖單元對該參考時鐘信號所造成的一延遲時間差；以及一決定電路，耦接于該同步雙相檢測電路，對該同步雙相4全測電路所檢測出的相位關(guān)系進(jìn)行邏輯運(yùn)算、數(shù)據(jù)栓鎖與計數(shù)，以得到有關(guān)于該時間差的一計數(shù)值。10.如權(quán)利要求9所述的時間差測量電路，其中，該第一延遲緩沖單元延遲該參考時鐘信號以產(chǎn)生一第一延遲后參考時鐘；該第二延遲緩沖單元延遲該參考時鐘信號以產(chǎn)生一第二延遲后參考時鐘；以及該同步雙相檢測電路更包括一第三延遲緩沖單元，延遲該待測時鐘信號以產(chǎn)生該延遲后待測時鐘；其中，該第三延遲緩沖單元的延遲量介于該第一與該第二延遲緩沖單元的延遲量之間。11.如權(quán)利要求10所述的時間差測量電路，其中，該同步雙相檢測電路包括一第一相位檢測器，耦合于該第一延遲緩沖單元與該第三延遲緩沖單元，以檢測該第一延遲后參考時鐘與該延遲后待測時鐘信號間的相位關(guān)系；以及一第二相位檢測器，耦合于該第二延遲緩沖單元與該第三延遲緩沖單元，以檢測該第二延遲后參考時鐘與該延遲后待測時鐘信號間的相位關(guān)系；其中，每取樣一次，該第一與第二相位檢測器會被重置。12.如權(quán)利要求11所述的時間差測量電路，其中，該決定電路包括一第一邏輯電路，對該第一相位檢測器的一輸出信號與該第二相位檢測器的一輸出信號進(jìn)行邏輯運(yùn)算；以及一第二邏輯電路，對該第一相位檢測器的該輸出信號與該第二相位檢測器的該輸出信號進(jìn)行邏輯運(yùn)算。13.如權(quán)利要求12所述的時間差測量電路，其中，該決定電^^包括一第一數(shù)據(jù)栓鎖器，根據(jù)該延遲后待測時鐘信號而栓鎖該第一邏輯電路的一輸出信號；以及一第二數(shù)據(jù)栓鎖器，根據(jù)該延遲后待測時鐘信號而栓鎖該第二邏輯電路的一輸出信號。14.如權(quán)利要求13所述的時間差測量電路，其中，該決定電路包括一第三邏輯電路，對該第一數(shù)據(jù)栓鎖器的一輸出信號、該延遲后待測時鐘信號與一使能信號進(jìn)行邏輯運(yùn)算；以及一第四邏輯電路，對該第二數(shù)據(jù)栓鎖器的一輸出信號、該延遲后待測時鐘信號與該使能信號進(jìn)行邏輯運(yùn)算。15.如權(quán)利要求14所述的時間差測量電路，其中，該決定電路包括一多路復(fù)用器，從該第三邏輯電路的一輸出信號與該第四邏輯電路的一輸出信號擇一；以及一第一計數(shù)器，計數(shù)該多路復(fù)用器的一輸出信號。16.如權(quán)利要求14所述的時間差測量電路，其中，該決定電路包括一第二計數(shù)器，計數(shù)該第三邏輯電路的一輸出信號；以及一第三計數(shù)器，計數(shù)該第四邏輯電路的一輸出信號。全文摘要本發(fā)明揭露一種時間抖動測量電路與校正此抖動測量電路的校正方法。此測量電路包括同步雙相檢測電路與決定電路。當(dāng)處于測試模式時，可得到待測時鐘信號的機(jī)率分布圖。當(dāng)處于校正模式時，可利用一隨機(jī)時鐘信號以校正同步雙向檢測電路。此隨機(jī)時鐘信號可能由外部輸入或由待測電路內(nèi)部的處于自由振蕩的振蕩器所產(chǎn)生。該決定電路對該同步雙相檢測電路所檢測出的相位關(guān)系進(jìn)行邏輯運(yùn)算、數(shù)據(jù)栓鎖與計數(shù)，以得到有關(guān)于該抖動的一計數(shù)值與機(jī)率分布。文檔編號G01R29/26GK101359014SQ200710138210公開日2009年2月4日申請日期2007年7月31日優(yōu)先權(quán)日2007年7月31日發(fā)明者呂鴻文,張永嘉,徐仁乾,蘇朝琴申請人:智原科技股份有限公司