專利名稱：一種測量電容失配性的方法及其電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路中測量電容失配性的技術(shù)，特別涉及一種 測量電容失配性的方法及其電路結(jié)構(gòu)。
背景技術(shù)：
在模擬電路設(shè)計(jì)中，器件Mismatch (失配)特性對模擬電路的設(shè)計(jì) 起著至關(guān)重要的作用。而在電容Mismatch的研究過程中，如何能夠精確 測量電容間的失配值則顯得更為重要。目前測量電容Mismatch的常用方 法是直接利用電容測試儀(如Agilent4284)測量兩電容絕對值，通過 計(jì)算其電容差來獲得電容Misma1xh。該方法的缺點(diǎn)是由于常規(guī)電容測試 儀的精度不高，常規(guī)電容測試儀的精度只有PF量級，直接利用電容測試 儀測量小電容(例fF量級)時(shí)的誤差比較大。因此如何提高測試電容 Mismatch的精度，從而縮短模擬電路的設(shè)計(jì)周期是一個(gè)重要的技術(shù)問題。 而充電電容領(lǐng)H式法(Charge-Based Capacitance Measurement, CBCM)已 經(jīng)是比較成熟和常用的測試微小電容的技術(shù)，有關(guān)CBCM可參考下述論文 (Investigation of Interconnect Capacitance Characterization Using Charge-Based Capacitance Measurement (CBCM) Technique and Three—Dimensional Simulation ， IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 33， NO. 3, MARCH 1998)， CBCM方法可以將測試電容的 精度控制在O.OlfF范圍內(nèi)，但業(yè)界并未將該法用于電容Mismatch的測量。
發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種測量電容失配性的方法及其電 路結(jié)構(gòu)，可以大幅提高電容Mismatch的測試精度，減小誤差，進(jìn)而縮短 模擬電路的設(shè)計(jì)周期。
為解決上述技術(shù)問題，本發(fā)明提出了一種測量電容失配性的電路，包 括擬測試電容一、擬測試電容二、參考電容，NM0S管一、NMOS管二、 NM0S 管三，PM0S管一、PMOS管二、 PM0S管三，信號發(fā)生器，其中，PM0S管一、 PMOS管二和PMOS管三的柵極耦接并與信號發(fā)生器連接，PMOS管一、PMOS 管二和PMOS管三的源極與襯底接工作電源，PMOS管一的漏極接擬測試電容 一，PMOS管二的漏極接參考電容，PMOS管三的漏極接擬測試電容二；麗OS 管一、麗0S管二、 NMOS管三的柵極耦接并與信號發(fā)生器連接，NM0S管一、 NM0S管二、 NMOS管三的源極與襯底接地，麗OS管一的漏極接擬測試電容一 和PMOS管一的漏極，麗OS管二的漏極接參考電容和PMOS管二的漏極，麗0S 管三的漏極接擬測試電容二和PMOS管三的漏極。上述信號發(fā)生器是集成的 或外部的，信號發(fā)生器一可產(chǎn)生信號一、信號二，且信號一、二彼此獨(dú)立， 時(shí)間上不交迭；上述電路還可包括直流電表一，與PM0S管一的源極或麗0S 管一源極相連，測量流過擬測試電容一的電流I1;直流電表二，與PMOS管 二的源極或麗OS管二的源極相連，測量流過參考電容的電流Iref;直流電 表三與PMOS管三的源極或麗OS管三的源極相連，測量流過擬測試電容二的 電流12。
為解決上述技術(shù)問題，本發(fā)明還提出了一種測量電容失配性的方法， 使用于上述的電路中的測量電容失配性，包括，當(dāng)電路工作時(shí)，首先NM0S
和PMOS全部關(guān)斷；然后麗OS保持關(guān)斷，PMOS導(dǎo)通，電容都被充電；然后PMOS 關(guān)斷，NM0S導(dǎo)通，電容都放電；測得分別流過參考電容、擬測試電容一、 擬測試電容二的平均電流Iref、 11和I2;計(jì)算電容Mismatch值Cmis喊h ，即 Cmismateh= (II-I2)/VDDf ，其中f為電路工作頻率和V,w為工作電壓。
本發(fā)明由于利用高精度性的充電電容測試法(CBCM)來測量電容 Mismatch,可為電容Mismatch模型的提取提供準(zhǔn)確的測試數(shù)據(jù)，從而極大 地縮短模擬電路的設(shè)計(jì)周期。
圖l本發(fā)明一個(gè)具體實(shí)施例中電容Mismatch測試電路結(jié)構(gòu)圖2是圖1中的V1、 V2波形示意圖。
具體實(shí)施例方式
下面結(jié)合附圖和具體實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)的說明。 本發(fā)明即為利用CBCM測試法，設(shè)計(jì)需要測試Mismatch的兩個(gè)電容作 為兩路負(fù)載，同時(shí)再設(shè)計(jì)一路參考負(fù)載，來測試電容的Mismatch。具體 包括擬測試電容一、擬測試電容二、參考電容，麗0S管一、醒0S管二、 麗0S管三，PM0S管一、PM0S管二、 PM0S管三，信號發(fā)生器一、信號發(fā) 生器二。
實(shí)施例
如圖1所示，為本發(fā)明一個(gè)具體實(shí)施例中電容Mismatch測試電路結(jié) 構(gòu)圖，具體包括擬測試電容一 Cl、擬測試電容二 C2、參考電容Cref， PMOS 管一 M0、 PMOS管二 Ml 、 PMOS管三M2 ，麗OS管一 M3、麗OS管二 M4、醒OS 管三M5，信號發(fā)生器，其中，PMOS管一 M0、 P麗OS管二 Ml和PMOS管三
M2的柵極耦接并與信號發(fā)生器連接，PMOS管一 M0、 PMOS管二 Ml和PMOS 管三M2的源極與襯底接工作電源，PMOS管一 MO的漏極接擬測試電容--Cl， PMOS管二 Ml的漏極接參考電容Cref, PMOS管三M2的漏極接擬測試 電容二 C2;腿0S管一 M3、 NMOS管二 M4、醒OS管三M5的柵極耦接并與信 號發(fā)生器連接，麗OS管一 M3、 NMOS管二 M4、麗OS管三M5的源極與襯底 接地，NMOS管一 M3的漏極接擬測試電容一 Cl和PMOS管一 MO的漏極， NMOS管二 M4的漏極接參考電容Cref和PMOS管二 Ml的漏極，隨OS管三 M5的漏極接擬測試電容二 C2和PMOS管三M2的漏極。圖1中的VI和V2 是由集成的或外部的信號發(fā)生器產(chǎn)生的兩個(gè)不交迭的信號，VI、 V2的波 形示意圖參見圖2。
當(dāng)上述電路工作時(shí)，首先NMOS和PMOS全部關(guān)斷；然后麗OS保持關(guān) 斷，PMOS導(dǎo)通，電容被充電；再PMOS關(guān)斷，麗0S導(dǎo)通，電容放電。不交 迭的VI ， V2保證在電路正常工作時(shí)醒OS和PMOS中只有-一種管子導(dǎo)通， 消除在測試過程中由于麗OS和PMOS同時(shí)導(dǎo)通所產(chǎn)出的從VDD到GND的短 路電流。通過與PMOS SOURCE端(或麗OS SOURCE端)相連的直流電表即 可測得分別流過三個(gè)電容的平均電流Iref， II和12。測試電流II， 12 與參考電流Iref的差正比與被測電容Cl， C2與電路工作頻率和工作電 壓的乘積，如下公式(1) (6)所示<formula>complex formula see original document page 8</formula>
其中，Cref為參考電容，Cl， C2為被測電容，Iref為參考電容平均 電流，II、 12為被測電容平均電流。
通過公式(3)和(6)求得電容Mismatch值Cmismateh如公式(7):
<formula>complex formula see original document page 8</formula> (7)
另外，由于已知Cref電容值，所以被測電容C1， C2的電容絕對值也 可以通過上述公式精確測得。
綜上所述，本發(fā)明利用充電電容測試法(CBCM)的高精度性能來測試 電容Mismatch,可為電容Mismatch模型的提取提供準(zhǔn)確的測試數(shù)據(jù)，從 而極大地縮短模擬電路的設(shè)計(jì)周期。本發(fā)明可廣泛應(yīng)用于半導(dǎo)體集成電路 中電容失配性測量方法的技術(shù)領(lǐng)域。
權(quán)利要求
1、一種測量電容失配性的電路，其特征在于，包括擬測試電容一(C1)、擬測試電容二(C2)、參考電容(Cref)，PMOS管一(MO)、PMOS管二(M1)、PMOS管三(M2)，NMOS管一(M3)、NMOS管二(M4)、NMOS管三(M5)，信號發(fā)生器；其中，所述PMOS管一(MO)、PMOS管二(M1)和PMOS管三(M2)的柵極耦接并與所述信號發(fā)生器連接，所述PMOS管一(MO)、PMOS管二(M1)和PMOS管三(M2)的源極與襯底接工作電源，所述PMOS管一(MO)的漏極接所述擬測試電容一(C1)，所述PMOS管二(M1)的漏極接所述參考電容(Cref)，所述PMOS管三(M2)的漏極接擬測試電容二(C2)；所述NMOS管一(M3)、NMOS管二(M4)、NMOS管三(M5)的柵極耦接并與所述信號發(fā)生器連接，所述NMOS管一(M3)、NMOS管二(M4)、NMOS管三(M5)的源極與襯底接地，所述NMOS管一(M3)的漏極接所述擬測試電容一(C1)和所述PMOS管一(MO)的漏極，所述NMOS管二(M4)的漏極接所述參考電容(Cref)和所述PMOS管二(M1)的漏極，所述NMOS管三(M5)的漏極接擬測試電容二(C2)和所述PMOS管三(M2)的漏極。
2、 根據(jù)權(quán)利要求l所述的測量電容失配性的電路，其特征在于，所述 信號發(fā)生器是集成的或外部的，信號發(fā)生器可產(chǎn)生信號- (VI)和信號二(V2)，且信號一、二彼此獨(dú)立，時(shí)間上不交迭。
3、 根據(jù)權(quán)利要求l所述的測量電容失配性的電路，其特征在于，還包 括直流電表一，與麗0S管一 (M3)的源極或PMOS管一 (M0)源極相連， 測量流過擬測試電容一 (Cl)的電流(II);直流電表二，與醒OS管二 (M4) 的源極或PMOS管二 (Ml)的源極相連，測量流過參考電容(Cref)的電流 (Iref);直流電表三與麗OS管三(M5)的源極或PMOS管三(M2)的源極相 連，測量流過擬測試電容二 (C2)的電流(12)。
4、 一種使用于根據(jù)權(quán)利要求3所述的測量電容失配性的電路中的方法， 其特征在于，當(dāng)電路工作時(shí)，首先所述醒OS和所述PMOS全部關(guān)斷；然后所述醒OS保持關(guān)斷，所述PMOS導(dǎo)通，所述電容都被充電； 然后所述PMOS關(guān)斷后，所述蒯0S導(dǎo)通，所述電容都放電； 測得流過所述參考電容(Cref )的平均電流(Iref )、擬測試電容一 (Cl)的平均電流(11)、擬測試電容二 (C2)的平均電流(12);計(jì)算電容Mismatch值Cmis縫h ，即C曲諭h二 (II-12)/VDI)f ，其中f為電路工作頻率和V。。為工作電壓。
全文摘要
本發(fā)明公開了一種測量電容失配性的方法及其電路結(jié)構(gòu)，該電路包括擬測試電容一、擬測試電容二、參考電容，NMOS管一、NMOS管二、NMOS管三，PMOS管一、PMOS管二、PMOS管三，信號發(fā)生器；該測量電容失配性的方法，包括當(dāng)電路工作時(shí)，首先NMOS和PMOS全部關(guān)斷；然后NMOS保持關(guān)斷，PMOS導(dǎo)通，電容都被充電；然后PMOS關(guān)斷，NMOS導(dǎo)通，電容都放電；測得分別流過參考電容、擬測試電容一、擬測試電容二的平均電流Iref、I1和I2；計(jì)算電容Mismatch值C<sub>mismatch</sub>，即C<sub>mismatch</sub>＝(I1-I2)/V<sub>DD</sub>f，其中f為電路工作頻率和V<sub>DD</sub>為工作電壓。本發(fā)明由于利用高精度性的充電電容測試法(CBCM)來測量電容Mismatch，可為電容Mismatch模型的提取提供準(zhǔn)確的測試數(shù)據(jù)，從而極大地縮短模擬電路的設(shè)計(jì)周期。
文檔編號G01R27/26GK101196544SQ20061011919
公開日2008年6月11日 申請日期2006年12月6日 優(yōu)先權(quán)日2006年12月6日
發(fā)明者徐向明, 潔 武 申請人:上海華虹Nec電子有限公司