專利名稱：用于優(yōu)化電子電路的測試和配置吞吐量的系統(tǒng)和方法
相關(guān)申請的交叉參考本申請要求于2003年7月23日提交的名稱為“用于優(yōu)化電子電路的測試和配置吞吐量(configuration throughput)的系統(tǒng)和方法”的美國臨時專利申請No.60/489,312的優(yōu)先權(quán)。
關(guān)于聯(lián)邦政府贊助的研究或開發(fā)的陳述發(fā)明背景本申請通常涉及電子電路和系統(tǒng)的制造，尤其涉及實現(xiàn)電子電路(例如，集成電路(IC))、印制電路板(PCB)、以及電子分組件和系統(tǒng)的測試和配置吞吐量的提高的系統(tǒng)和方法。本公開的系統(tǒng)和方法采用利用平行測試結(jié)構(gòu)的測試器資源(例如計算機和控制器)。此外，所公開的系統(tǒng)和方法用于計算將要并行測試和/或配置的單元(例如，IC或PCB)的最佳數(shù)量，由此允許制造商獲得最大的測試和配置吞吐量以及最大限度地利用測試器資源。
近些年來，測試和配置電子電路和系統(tǒng)的成本顯著增加。促成較高的測試和配置成本的一個因素是對諸如FLASH的可編程存儲器以及諸如復雜可編程邏輯器件(CPLD)和場可編程門陣列(FPGA)的可編程邏輯器件的使用的增加。另一個起作用的因素是這些可編程器件的尺寸和復雜性的增高。這些因素導致通常在制造期間被編程到IC、PCB、和電子系統(tǒng)中的配置數(shù)據(jù)的數(shù)量增加。結(jié)果，增加了對這種配置數(shù)據(jù)進行編程所需要的時間，由此增加了制造和終端產(chǎn)品的成本，這通常會被轉(zhuǎn)嫁到消費者身上。
促成較高的產(chǎn)品成本的又一個因素是制造測試次數(shù)的持續(xù)增加。通常在制造和組裝后測試電子產(chǎn)品以確保沒有將缺陷引入到制造工藝中。由于這些電子產(chǎn)品不斷地提供更多的特色、更高的性能和減小的尺寸，所以用于制造這些產(chǎn)品的IC和PCB已經(jīng)變得更加復雜且更加高度集成。這導致測試數(shù)據(jù)量的增加和生產(chǎn)測試次數(shù)的增加，這進一步增加制造和終端產(chǎn)品的成本。
IC、PCB以及電子分組件和系統(tǒng)的測試和配置通常為自動的以有助于生產(chǎn)制造。這種自動化操作以自動測試設備(ATE)和用于在測單元(UUT)的自動處理裝置(handler)的形式加速生產(chǎn)并減少勞動成本。例如，諸如封裝IC和PCB的UUT可以在制造工藝期間采用ATE和自動處理裝置。每一個ATE通常采用將UUT自動裝載到ATE上的測試夾具中的專用處理裝置，所述ATE然后對UUT進行測試和/或配置。在測試和配置UUT之后，自動處理裝置將UUT從ATE中卸載下來，并將新的UUT裝載到ATE的測試夾具中，用于隨后的測試和配置。通常被成為測試單元的處理裝置-測試器對繼續(xù)裝載、測試/配置、以及卸載UUT的這一過程。處理裝置操作UUT進行測試/配置所需要的時間，即用于裝載和卸載UUT所需要的時間通常被稱之為“分步進給時間(index time)”。
自動處理裝置從已經(jīng)通過測試的UUT中揀選出測試不合格的UUT所需的時間被稱為“揀選時間”。揀選過程通常僅涉及對不合格的UUT做標記。例如，在晶片測試期間，可以用墨點來對不合格的管芯做標記。在其他的揀選技術(shù)中，測試單元可以“繪制”出合格/不合格的結(jié)果，并將該繪圖記錄到計算機上，用于隨后的脫機揀選。相應地，與分步進給(index)、測試、或配置時間相比，揀選時間通常是不顯著的，因為它容易被掩蓋(mask)從而生產(chǎn)線的吞吐量和測試器的利用不會受到揀選方法的不當影響。
即使采用自動處理裝置和測試器，制造商通常采用額外的技術(shù)來提高包括成組測試和配置以及其中并行測試和配置多個UUT的多位(multi-site)測試的測試和配置吞吐量。這樣，可以以與單個單元相同的時間量來測試和配置多個UUT，由此減小有效的每個單元的測試/配置時間。這些技術(shù)可以提高吞吐量，特別是當分步進給時間遠遠短于每個單位的測試和配置時間時。然而，即使當采用大規(guī)模并行測試技術(shù)時，僅增加被并行測試和配置的UUT的數(shù)量不總是足以達到期望的吞吐量水平。此外，并行測試不總是導致最高可實現(xiàn)的吞吐量水平。而且，常規(guī)的并行測試技術(shù)就成本來說通常是不容許的。
雖然可以使用常規(guī)的測試器用于成組的和多位的測試和配置，但是這些測試器通常在能夠并行測試和配置的單元數(shù)量方面受到限制。這種限制是在測試器結(jié)構(gòu)中所固有的，這取決于單獨的測試器通道以及與提供多位測試所需的并行性的這些通道有關(guān)的圖形存儲器(pattern memory)。由于通道和存儲器受這些測試器結(jié)構(gòu)中的數(shù)量和容量的限制，所以限制了能夠被同時測試和配置的單元的數(shù)量。取決于UUT的要求和測試器的限制，常規(guī)的測試器通常僅能夠并行測試2到1024個單元。同樣地，常規(guī)的測試器結(jié)構(gòu)對于并行測試來說不是可容易升級的，且因此它們的成本通常隨著對并行性和測試器資源的需求的增加而上升得非常高。


圖1a示出配置成執(zhí)行成組測試和配置的常規(guī)ATE或個人計算機(PC)系統(tǒng)100a。如圖1a所示，有4個連接到單個ATE或個人計算機(PC)102的UUT 106.1-106.4。UUT 106.1-106.4中的每一個為相同類型，即它們相對于它們的設計和預期的功能性為相同電路(IC或PCB)，并且每個UUT 106.1-106.4具有相同數(shù)量的輸入和輸出。在成組配置中，UUT輸入IN0、IN1、IN2和IN3中的每一個進行總線傳輸并源于ATE或PC 102。因此ATE或PC系統(tǒng)100a提供與IN0、IN1、IN2和IN3輸入相對應的輸出，其連接到相應的UUT 106.1-106.4的輸入IN0、IN1、IN2和IN3。因此ATE或PC 102同時為四個UUT106.1-106.4中的每一個提供輸入數(shù)據(jù)使得所有UUT接收相同的測試數(shù)據(jù)作為輸入。用于UUT 106.1-106.4的輸入的這種總線傳輸結(jié)構(gòu)提供了需要較少的測試器通道來控制UUT的輸入的優(yōu)點。然而，存在的缺點是單個的UUT不能接收與其他UUT 106.1-106.4不同的測試數(shù)據(jù)。例如，如果需要將唯一的序列號編程到UUT 106.1-106.4中的每一個中，則采用圖1a的成組測試配置是不可能實現(xiàn)的。
為了允許UUT 106.1-106.4中的一個接收與其他UUT 106.1-106.4不同的測試數(shù)據(jù)，每個UUT的單個輸入通常必須由分離的測試器通道來控制，如在圖1b的多位測試配置中所示。然而，由于PCB和IC可以具有成百甚至上千的輸入和輸出，所以即使對于較少量的UUT，輸入/輸出的數(shù)量會迅速地超出可利用的測試器通道的數(shù)量。當利用圖1a-1b的上述方法中的任何一個時，另一個考慮是由于測試器的管腳電子組件的驅(qū)動限制使得ATE或PC 102僅能夠驅(qū)動有限數(shù)量的負載(即UUT)。同樣，圖1a-1b的成組測試和多位測試配置不是可容易擴展的，因此通常的情況是采用這些測試器配置僅能并行測試和配置較少、有限數(shù)量的UUT。
圖1a-1b還分別示出從UUT 106.1-106.4的輸出到用于成組測試和多位測試的ATE或PC 102的連接。如圖1a-1b所示，UUT的輸出并不是進行總線傳輸，而是單獨地連接到ATE或PC 102的單個測試器通道。不能將多個輸出連接在一起，因為連接應該使輸出驅(qū)動相反的邏輯值。另外，將每一個輸出單獨地連回到ATE或PC 102能夠使測試器在測試或配置期間檢測每一個UUT的響應，并確定哪一個UUT 106.1-106.4已經(jīng)通過了或沒通過測試/配置。因此需要用于每一個UUT的每一輸出的回到ATE或PC 102的專用輸出線。在圖1a-1b的測試器中，每一個UUT具有一個輸出，并且有四個UUT。因此在ATE或PC 102上使用四個測試器通道。結(jié)果，對于常規(guī)的成組測試和多位測試配置，從UUT連回到ATE或PC的輸出信號的數(shù)量可以非常大，這取決于UUT的數(shù)量和每個UUT的輸出數(shù)量。例如，假定八個UUT，每一個具有200個輸出，則在ATE或PC 102上需要1600個分離的測試器通道來執(zhí)行成組或多位測試。
應該注意的是，通過將單個ATE上的多個測試頭(通常不超過4個測試頭)配置成異步操作，諸如圖1a-1b所示的那些測試配置的測試配置也是可能的。然而，這是一種昂貴的擴展測試器的方法，并且仍存在對針對特殊UUT類型可以進行配置的并行位數(shù)量的限制。
雖然存在可以配置和執(zhí)行成組和多位測試的可選方法，但是這些可選方法在可以同時進行測試和配置的UUT的數(shù)量方面存在限制。這主要是由于考慮到將UUT輸入和輸出連接到ATE或PC。這種限制通常在ATE結(jié)構(gòu)和所采用的方法中是固有的。此外，可以利用常規(guī)ATE進行同時測試的UUT的數(shù)量通常在數(shù)量上是較小的。因此，采用這些常規(guī)的方法，可以進行并行處理、測試和配置的UUT的數(shù)量通常由ATE或PC系統(tǒng)的限制來支配，而非對測試和配置吞吐量的需求。
圖2示出另一種常規(guī)的并行測試系統(tǒng)200，其采用諸如計算機網(wǎng)絡210(例如以太網(wǎng))的分布式網(wǎng)絡來經(jīng)由測試器212.1-212.5的控制臺工作站將大量ATE一起聯(lián)網(wǎng)。如圖2所示，網(wǎng)絡上的計算機202用于提供集中式測試監(jiān)控器/監(jiān)視器。該設置為并行測試和配置環(huán)境提供多個/獨立的測試器資源(ATE)和可擴展的帶寬，其中獨立的測試器資源彼此異步操作。然而，利用圖2的方法的擴展成本會很高，因為它通常需要添加一個或多個ATE和ATE控制臺。
另一個考慮涉及所采用的處理(handling)技術(shù)，以及當與并行測試結(jié)合時，它們會如何影響吞吐量。例如，對于多位測試，通常將多個UUT作為一組來并行處理，這與依次處理每一個UUT相反。對于并行處理的多個UUT，有效地減小了每個單元的處理時間。雖然用于同時(即并行或作為一組)處理多個UUT的組合處理時間通常比依次處理單個UUT的時間長，但是仍然減小了每個UUT的有效分步進給時間。結(jié)果，當測試時間遠遠大于分步進給時間時，將多個UUT作為一組來處理基本上掩蓋了一些分步進給時間。例如，在晶片測試期間，可以同時分步進給多個管芯。在這種情況下，處理裝置探測晶片上的多個管芯并且ATE同時對這些多個位置進行測試，由此減小由每次處理和測試一個管芯而另外引起的每單元的分步進給時間和每單元的測試時間。還可以采用用于收集(rack)PCB從而可以同時處理多個板的技術(shù)。
又一種常規(guī)處理技術(shù)涉及處理一個UUT同時測試另一個UUT。該方法已經(jīng)用于PCB測試并且通常被稱為“雙井(dual well)”測試，通常采用“左”和“右”井，因為將測試夾具設計成具有用于接收一個PCB、即“PCB左”同時對另一PCB、即“PCB右”進行測試的兩個井。當“PCB右”完成其測試時，針對“PCB左”的測試自動開始，并且移走已測試的“PCB右”并將新的PCB插入到“右”井中。然而，該方法不采用并行測試，并且通常不提供最優(yōu)化的吞吐量水平。雙井測試通過減小用于移走已測試的PCB和插入另一PCB的處理時間僅影響總吞吐量?？倳r間并未減小。有時將雙井夾具設計成當PCB所需要的測試通道超過ATE測試通道資源的一半時將井用導線連接到一起。在這種情況下，在ATE與夾具井之間存在“共用”導線。這種設置可能帶來測試環(huán)境中的信號完整性的問題，特別是當測試PCB上的高速信號時。
因此，上述用于提供IC、PCB、以及電子分組件和系統(tǒng)的測試和/或配置的常規(guī)技術(shù)通常不能夠提供最優(yōu)或最高的可實現(xiàn)的吞吐量水平。雖然這是至少部分由于ATE或PC系統(tǒng)的限制，但還是主要由于簡單地增加進行并行測試和配置的UUT的數(shù)量會導致吞吐量增加的錯誤想法。采用常規(guī)方法，不能在測試單元中完全掩蓋測試/配置時間和/或處理時間，并且因此減小吞吐量。采用單個測試器資源，在調(diào)整處理或確定可以進行并行測試和配置的UUT的數(shù)量方面幾乎不存在靈活性。這是因為吞吐量通常由ATE的成本和資源限制，例如，與需要進行配置和測試的每一管芯的管腳數(shù)量相比，可用測試器通道的數(shù)量，來支配。當考慮到結(jié)合多個測試單元時，增加測試器-處理裝置對的數(shù)量可以取得更高的總吞吐量。然而考慮到將這種昂貴的固定設備加入到生產(chǎn)線所造成的成本該方法將是非常昂貴的。
因此，期望有一種改進的、低成本的測試和配置電子電路和系統(tǒng)的系統(tǒng)和方法，可以采用該系統(tǒng)和方法獲得最優(yōu)或最大可實現(xiàn)的IC、PCB、以及任何其他適合的電子分組件或系統(tǒng)的測試和配置的吞吐量，同時避免上述常規(guī)方法的缺點。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供一種用于使電子電路和系統(tǒng)的制造過程中的測試和配置的吞吐量最大化的系統(tǒng)和方法。本公開的系統(tǒng)和方法采用具有靈活的并行測試結(jié)構(gòu)的測試器，所述靈活的并行測試結(jié)構(gòu)具有可以容納所選數(shù)量的在測單元(UUT)的可擴展資源?？蓪⒉⑿袦y試結(jié)構(gòu)配置成接受UUT的分組(separate bank)或分區(qū)(partition)，由此使得系統(tǒng)能夠獲得最優(yōu)或最大可實現(xiàn)的UUT的測試和配置的吞吐量。本公開的系統(tǒng)和方法通過計算出將要進行并行測試/配置的UUT的期望數(shù)量N來確定最優(yōu)或最大可實現(xiàn)的吞吐量。并行測試或配置該期望數(shù)量的UUT允許使處理時間與測試和配置時間平衡，由此獲得最大可實現(xiàn)的吞吐量。
在一個實施例中，該系統(tǒng)包括單個測試單元和處理資源，用于測試和/或配置在第一測試器部分上的第一組(plurality)N個UUT，同時處理第二測試器部分上的第二組N個UUT。單個測試單元包括具有并行測試結(jié)構(gòu)的單個測試器。因為單個測試器帶來最小量的空閑時間，所以本公開的系統(tǒng)實現(xiàn)測試器的最大限度的利用。
在另一實施例中，該系統(tǒng)包括包含第一測試總線的第一子系統(tǒng)；以及耦合到第一總線并且可耦合到多個第一電子電路的多個第一可尋址測試控制器。第一電路分別經(jīng)由第一可尋址控制器來可通信地可耦合到第一總線。該系統(tǒng)還包括包含第二測試總線的第二子系統(tǒng)以及耦合到第二總線并且可耦合到多個第二電子電路的多個第二可尋址測試控制器。第二電路分別經(jīng)由第二可尋址控制器來可通信地可耦合到第二總線。而且，該系統(tǒng)包括電子電路處理設備，用于將第一和第二電路分別裝載到相應于第一和第二子系統(tǒng)的第一和第二多個測試夾具中，并且用于從第一和第二多個測試夾具中卸載第一和第二電路。另外，該系統(tǒng)包括分別通過第一和第二總線耦合到第一和第二子系統(tǒng)的測試控制器。測試控制器用于分別經(jīng)由第一和第二子系統(tǒng)將輸入數(shù)據(jù)提供給第一和第二電路，并且分別經(jīng)由第一和第二子系統(tǒng)從第一和第二電路接收輸出數(shù)據(jù)，用以測試或配置電子電路。該測試控制器還用于在處理設備卸載和裝載與第一和第二子系統(tǒng)中的一個相應的電路的同時測試或配置與第一和第二子系統(tǒng)中的另一個相應的電路。測試或配置電路所需的時間基本上等于卸載和裝載電路所需的時間。
通過以下對本發(fā)明進行的詳細說明，本發(fā)明的其他特征、功能和方案將變得顯而易見。
附圖簡述參考結(jié)合附圖對本發(fā)明進行的以下詳細說明來更加全面地理解本發(fā)明，其中圖1a是常規(guī)的成組測試配置的方框圖；圖1b是常規(guī)的多位測試配置的方框圖；圖2是常規(guī)的基于網(wǎng)絡的分布式測試環(huán)境的方框圖；圖3是并行測試結(jié)構(gòu)的方框圖；
圖4是圖3的并行測試結(jié)構(gòu)的可選實施例的方框圖；圖5是根據(jù)本發(fā)明的用于使電子電路和系統(tǒng)的制造過程中的測試和配置的吞吐量最大化的系統(tǒng)的方框圖，其中該系統(tǒng)具有并行測試結(jié)構(gòu)；圖6a是由圖5的系統(tǒng)所執(zhí)行的并行測試序列的第一典型等時線(timeline)；圖6b是由圖5的系統(tǒng)所執(zhí)行的并行測試序列的第二典型等時線；圖7是示出圖5的系統(tǒng)的吞吐量的第一曲線圖；圖8是示出圖5的系統(tǒng)的吞吐量以及測試和處理時間的第二曲線圖；圖9是示出圖5的系統(tǒng)的吞吐量的第三曲線圖；以及圖10是示出圖5的系統(tǒng)的吞吐量的第四曲線圖。
本發(fā)明的詳細說明將于2003年7月23日提交的名稱為“用于優(yōu)化電子電路的測試和配置的吞吐量的系統(tǒng)和方法”的美國臨時專利申請No.60/489,312并入本文作為參考。
公開一種用于使電子電路和系統(tǒng)的制造過程中的測試和配置的吞吐量最大化的系統(tǒng)和方法。本公開的系統(tǒng)包括具有并行測試結(jié)構(gòu)的單個測試單元；以及處理資源，用于同時測試和/或配置多個IC、PCB、電子分組件或系統(tǒng)(在測單元，UUT)。下面說明在本公開的系統(tǒng)中采用的并行測試結(jié)構(gòu)的示例性實施例，隨后說明使處理時間與測試和配置時間平衡以獲得最大可實現(xiàn)的制造吞吐量的方法。
并行測試結(jié)構(gòu)圖3示出在用于使測試和配置吞吐量最大化的本公開的系統(tǒng)中所采用的并行測試結(jié)構(gòu)(PTA)300的示例性實施例，在本文中將測試和配置吞吐量定義為每單位時間完成測試和配置的UUT的數(shù)量。如圖3所示，PTA 300包括連接到并行測試總線(PTB)308的測試控制器302。例如，PTA 300可以包括在于2002年4月9日提交的名稱為“用于優(yōu)化電子電路的并行測試和訪問的方法和設備”的共同未決的美國專利申請NO.10/119,060中所描述的并行測試結(jié)構(gòu)，將該專利申請并入本文作為參考。例如，測試控制器302可以包括諸如基于PC的掃描控制器的外圍測試設備。將測試控制器302配置成通過PTB308進行通信。將PTA 300配置成通過PTB 308經(jīng)由多個可尋址PTB控制器電路304.1-304.n中的一個可訪問UUT 306.1-306.n中的每一個。在本公開的實施例中，PTA 300包括通過PTB 308可訪問的n個UUT 306.1-306.n，其中可以并行測試和/或配置任意適當數(shù)量的相同UUT。另外，可以單獨尋址和訪問UUT 306.1-306.n中的任何一個。在優(yōu)選實施例中，在可以安裝在承載PTB信號的底板中的分離PCB上實施PTB控制器304.1-304.n。例如，用于在PTB控制器304.1-304.n中的每一個與耦合到其的UUT之間進行本地通信的協(xié)議可以是標準的IEEE 1149.1協(xié)議或任何其他適當?shù)膮f(xié)議。
圖4示出在本公開的系統(tǒng)中所采用的并行測試結(jié)構(gòu)的可選實施例400。具體地講，PTA 400包括并行測試結(jié)構(gòu)的橋接(bridged)PTB結(jié)構(gòu)。如圖4所示，PTA 400包括n個連接的PTB 408.1-408.n，其中每一個PTB 408.1-408.n連接到多個PTB控制器404.1-404.n中的相應一個。因此PTA 400可以通過利用PTB橋接電路例如PTB橋接電路410.1-410.n連接相鄰的PTB來容納所選數(shù)量的UUT 406.1-406.n。因此，通過利用可尋址PTB控制器和用于每一個UUT的PTB橋接器，可以容易地擴展PTA 400。PTA 400不受固定數(shù)量的UUT的限制。應該注意的是，可以將PTB控制器和用于每一個UUT或用于多個UUT的PTB橋接器合并到單個IC或PCB中以促進PTA 400的擴展。
并行測試系統(tǒng)圖5示出根據(jù)本發(fā)明的并行測試系統(tǒng)500的示例性實施例。將系統(tǒng)500配置成允許對多個UUT 506.1-506.n、507.1-507.n進行并行測試、調(diào)試和配置?？梢詳U展系統(tǒng)500同時確保UUT 506.1-506.n、507.1-507.n的測試和配置吞吐量處于最大的可實現(xiàn)水平。
在所示的實施例中，并行測試系統(tǒng)500包括分別包含兩個并行測試總線(PTB)508A-508B的兩個分區(qū)514A-514B。如圖5所示，通過適當?shù)碾娮与娐诽幚碓O備例如UUT處理裝置516A-516B將UUT506.1-506.n、507.1-507.n裝載到各個測試夾具中或從各個測試夾具中將其卸載。將UUT 506.1-506.n經(jīng)由各個可尋址PTB控制器電路504.1-504.n連接到并行測試總線508A。同樣，將UUT 507.1-507.n經(jīng)由各個可尋址PTB控制器電路505.1-505.n連接到并行測試總線508B。在上述參考的名稱為“用于優(yōu)化電子電路的并行測試和訪問的方法和設備”的美國專利申請中描述了可尋址PTB控制器電路504.1-504.n、505.1-505.n。應該注意的是，為了測試、配置和/或調(diào)試的目的，可以經(jīng)由各個分區(qū)514A、514B并行訪問任意適當數(shù)量的UUT 506.1-506.n、507.1-507.n。或者，可以單獨訪問UUT 506.1-506.n、507.1-507.n。
在本公開的實施例中，測試控制器502提供用于分區(qū)514A-514B的PTB協(xié)議。例如，測試控制器502可以包括任何適當?shù)拇袦y試控制器，例如IEEE 1149.1測試控制器；任何適當?shù)脑O計成與并行管腳電子部件一起使用的測試控制器；或者任何其它適當?shù)臏y試控制器。通過測試控制器502在已分區(qū)的測試總線508A-508B之間進行切換或者通過利用組地址以建立分區(qū)來實現(xiàn)這種分區(qū)。應該理解的是，本公開的系統(tǒng)500包括包含1149.1控制器502和計算機501的單一測試器資源，可以包括任何適當類型的自動測試設備(ATE)，例如電路內(nèi)測試器(ICT)或基于個人計算機(PC)的邊界掃描工具。該單一測試器資源控制分別包含在分區(qū)514A-514B中的測試總線508A-508B。
通過在分區(qū)514A-514B之間進行交替，來執(zhí)行本公開的使處理時間與測試和配置時間平衡以獲得最大可實現(xiàn)的制造吞吐量的方法。該方法如下在第一數(shù)量的UUT(例如，UUT 506.1-506.n)在分區(qū)514A上處于進行并行測試和配置的過程中的同時，在另一分區(qū)514B上同時處理(例如，卸載先前測試的UUT和裝載新的UUT)第二數(shù)量的UUT(例如，UUT 507.1-507.n)。當進行處理的UUT 507.1-507.n的數(shù)量與用于測試和配置UUT 506.1-506.n的時間平衡時，系統(tǒng)500提供UUT 506.1-506.n、507.1-507.n的測試/配置的最優(yōu)吞吐量。實際上，系統(tǒng)500采用單一處理流和單一測試/配置流，其中UUT的裝載和卸載不同時發(fā)生(或重疊)并且不需要獨立的測試器資源。
圖6a示出用于本公開的并行測試方法的典型配置、測試和處理序列。在圖6a中，使用以下符號N＝并行測試和配置的UUT的數(shù)量，TCT＝總的測試和配置時間，U＝每單元的卸載時間，而L＝每單元的裝載時間。圖6a的序列從將N個UUT裝載到分區(qū)514A中并使分區(qū)514B為空開始。然后測試和配置分區(qū)514A中的N個UUT506.1-506.n(在圖6a中，這被示為序列0中的時間TCT)，同時將N個新的UUT 507.1-507.n裝載到分區(qū)514B中。依次裝載分區(qū)514B中的這些N個新的UUT 507.1-507.n，如圖6a的序列0中的時間L1到LN所示。當分區(qū)514A中的UUT 506.1-506.n完成測試和/或配置時，分區(qū)514B開始其測試和配置功能。這如圖6a的序列1中的TCT所示。與此同時發(fā)生的是，卸載在分區(qū)514A上完成它們的測試和配置(即，在前一個序列，序列0期間)的UUT 506.1-506.n，并且然后用N個新的UUT裝載分區(qū)514A。這如序列1中的時間U1-UN和L1-LN所示(參見圖6a)。從序列1開始，可以看出該方法的吞吐量為每序列N個UUT。
圖6b示出用于三個獨立的測試單元單元-A、單元-B和單元-C的配置、測試和處理。這些測試單元單元-A、單元-B和單元-C可以異步操作，如在圖2的分布式測試環(huán)境中那樣，并且還可以執(zhí)行并行測試。因為現(xiàn)在有三個可以相對于彼此而異步操作的分離的測試器-處理裝置對，所以可以在三個單元之間重疊配置、測試和處理步驟。將圖6b的測試單元配置和重疊序列與圖6a的序列相比，可以看出測試和配置的吞吐量提高大約50％。然而，這一提高是以成本為代價的，因為圖6b的序列所需要的三個獨立的測試器-處理裝置對要比單個并行測試器的成本昂貴得多。另外，通過簡單地增加與第一并行測試器異步運行的第二并行測試器，吞吐量會比三個獨立的測試單元好大約33％，而增加第三并行測試器將使吞吐量為三個測試單元方法的大約兩倍。因此，與常規(guī)的ATE系統(tǒng)和方法相比，并行測試系統(tǒng)500(參見圖5)提供了成本較少和吞吐量增加的優(yōu)點。
應該注意的是，在圖6a的序列1-M中，可以在測試和配置時間或處理時間之后有間隙。因此，雖然圖6a-6b示出在TCT和U1-UN以及L1-LN序列完成時的時刻下的均衡，但是，取決于時間，處理或測試/配置中的一個或另一個可能用去較長的時間來完成。在這些情況下，吞吐量將由耗時較長的序列來支配。換句話說，處理時間或測試/配置時間將決定吞吐量。
本公開的方法的特征是可以容易地計算出分區(qū)514A-514B中的每一個將要處理的UUT的期望數(shù)量，從而獲得最大可實現(xiàn)的吞吐量。本文中把這一將要進行并行測試和配置的UUT的期望數(shù)量稱為“N”。如此確定數(shù)量N使得在一個分區(qū)上處理N個UUT所需的時間與在另一個分區(qū)上的其他N個UUT的測試和配置時間相平衡。因此，在PTB的一個分區(qū)上處理N個UUT的同時，使用另一個分區(qū)來測試和配置N個不同的UUT從而用去大致相等的時間來完成每個分區(qū)上的操作。另外，當為最優(yōu)吞吐量選擇N時，測試器的使用處于其最高可實現(xiàn)的水平。可以使用以下方程式來推導出數(shù)量NTCT＝N*(U+L) (1)方程式(1)中的測試和配置時間“TCT”表示UUT在測試器上用去的總時間，即，在可以將UUT卸載并用下一組的N個UUT替換之前所需要的總時間。該時間的一部分可以為順序測試和配置時間，在每一個UUT的基礎上且不并行地對其進行使用，并且必須適當?shù)乇徽加?account for)以計算最優(yōu)的N。順序的每一UUT的時間相應于任何非并行的測試或配置操作，所述操作對于每一個獨立的UUT是唯一的并且依次應用于所有的UUT。由于這些操作對與每一個獨立的UUT是特定的，因此并不在PTB上將它們并行完成，而是一次執(zhí)行一個UUT。然而，在這些情況下，操作用去預定的時間量，并且因此當計算N時可以被確定性地占用。順序的每一UUT時間的例子是當在PTB上存在測試不合格的情況時檢查每一個PTB控制器的合格/不合格狀態(tài)所需的時間、以及使用序列號對每一個UUT進行編程所需的時間。
應該注意的是，可以存在其他類型的順序測試和配置操作，其不用去預定的時間，或不必在每一個UUT的基礎上執(zhí)行(即不在分區(qū)中的每一個UUT上執(zhí)行)。在這些情況下，不能預先確定所需的順序時間，并且因此不能在UUT的測試和配置之前將其占用。例如，有缺陷的管芯可能需要采用特定的指令和數(shù)據(jù)順序以便修復嵌入的存儲器電路中的缺陷。另一個例子是存儲在并行測試系統(tǒng)中的診斷的故障數(shù)據(jù)，需要為每一個不合格的UUT來恢復和記錄所述診斷的故障數(shù)據(jù)。這種操作所需的時間通常隨著給定組的N個UUT而改變，因為可能需要只在單個UUT上或者僅在少量的UUT上執(zhí)行所述操作。在本公開的實施例中，這些類型的順序操作不用于計算最優(yōu)的N，并且被認為是沒有被優(yōu)化的真正的輔助操作時間(overhead time)。因此，處理必須在其可以繼續(xù)之前等待這些不確定的、順序的測試和配置操作的完成。
對于在每一個UUT的基礎上進行使用并具有預定時間的順序測試和配置時間，可以將TCT表示為TCT＝TCP+N*(TS+CS) (2)其中TCP＝并行測試和配置時間TS＝每單元的順序測試時間CS＝每單元的順序配置時間因此，可以如下計算NTCP+N*(TS+CS)＝N*(U+L)N＝TCP/(U+L-TS-CS) (3)給定方程式(3)，取決于測試和配置過程的哪一部分，即處理時間、總測試和配置時間、或順序測試和配置時間，在方程式中占優(yōu)勢，N落在四個范圍中的一個范圍中。應該注意的是，由于UUT沒有“分成幾部分”，所以方程式(3)的右側(cè)上的表達式的值向上取整到最近的整數(shù)以獲得N(這在數(shù)學中通常被稱為CEIL，或者向上取整(ceiling))。可以將N的四個范圍進行如下分類1.0＜N≤1(即，出于實際目的，N＝1)。在該第一范圍內(nèi)，不必對多個UUT進行并行測試和配置以獲得最大可實現(xiàn)的吞吐量。然而，利用具有N＝1的本公開的系統(tǒng)和方法(即，圖5中的單個UUT，或者n＝1)仍然是有益的。這是因為在這種情況下，處理時間占優(yōu)勢，并且因此將將利用交替方法和N＝1來掩蓋測試和配置時間(因為總的U+L≥TCT)。因此，利用本文公開的具有N＝1的系統(tǒng)和方法提供最優(yōu)的吞吐量。
2.N＞1。在該第二范圍內(nèi)，存在將提供最大可實現(xiàn)的吞吐量和最大限度的測試器使用的最小值N。在這種情況下，將要進行并行測試和配置的UUT的數(shù)量為兩個或兩個以上(即，圖5中的n≥2)，并因此使用并行測試和配置。如在上述的第一范圍內(nèi)那樣，處理時間將大于或等于針對給定N值的總測試和配置時間(總的U+L≥TCT)，并且因此在使用并公開的方法時其對于吞吐量來說起支配作用。
3.N＝∞。當N為無窮大時，處理時間(U+L)等于順序測試和配置時間(TS+CS)。在這種情況下，給出最優(yōu)吞吐量的N值非常大。這可能使得取得最優(yōu)的吞吐量和測試器使用不切實際。增加N會繼續(xù)提高吞吐量，并且隨著N變得非常大，吞吐量接近最優(yōu)的1/(U+L)，并且測試器使用接近100％。
4.N＜0(即，N為負)。在該范圍內(nèi)，測試時間，具體地講，順序測試和配置時間(TS+CS)大于處理時間(U+L)。因為不可能具有負數(shù)量的UUT，所以這種情況與N為無窮大的情況相似，其中N值必須非常大以接近最優(yōu)吞吐量。當N為負時，順序測試和配置時間對于吞吐量來說起支配作用，并利用本公開的方法來掩蓋處理時間。因此，隨著N增加，吞吐量接近1/(TS+CS)。
參考以下示例性例子，將更好地理解本文中所公開的實施例。圖7-10所示的四個曲線圖示出與如上所述的四個N的范圍相應的典型測試、配置和處理時間。這些曲線圖可以用于將本公開的并行測試方法與諸如多位測試、成組測試和大規(guī)模并行測試方法的常規(guī)測試方法進行比較。四個曲線圖表明促進常規(guī)并行測試和配置方法的測試器在與本公開的方法比較時并不是成本有效的。當利用多位、成組或大規(guī)模并行測試器時，僅將N增加到與測試器能處理的值一樣大的值，不會導致配置和測試的吞吐量的相應增加。
通過考慮各種并行測試方法可以實現(xiàn)的吞吐量來對它們進行比較。如上所述，本文中將“吞吐量”定義為每單位時間完成測試和配置的UUT的數(shù)量。對于本公開的方法，通過確定吞吐量的哪一部分占優(yōu)勢，例如處理時間或者測試/配置時間，來計算吞吐量。當處理占優(yōu)勢時，可以將吞吐量TP表示為
TP＝N/(U+L) (4)這是對于上述N的第一和第二范圍的情況。對于上述N的第三和第四范圍，測試和配置時間對于吞吐量來說起支配作用，可以將其表示為TP＝N/TCT(5)利用常規(guī)的并行測試方法，通常將吞吐量計算為TP＝N/(TCT+U+L) (6)對于圖7的例子，處理、測試、和配置時間為TCP＝12s，TS＝7s，CS＝0.9s，U＝10s，以及L＝10s。計算針對這些時間的N得到在上述的第一范圍內(nèi)的值，其中0＜N≤1。為了示出在這種情況下對于N＝1獲得的最大可實現(xiàn)的吞吐量，在圖7中繪制出針對各種N值的吞吐量。沿著Y軸以UUT/分鐘來示出吞吐量的值。將本公開的方法的TP值繪制為“OPM(最優(yōu)并行方法)TP”線702，而將多位測試器的TP值繪制并標記為“Multi TP”704。如圖7所示，以N＝1的值，獲得利用本公開的方法的最優(yōu)吞吐量。應該注意的是，對于本公開的方法增加N不改變吞吐量。這是因為，當使用該方法且0＜N≤1時，測試和配置時間小于處理時間(即，掩蓋了測試和配置時間)，并且因此處理時間決定吞吐量。另外，如圖7所示，對于常規(guī)multi TP 704的方法，吞吐量沒有達到由OPM TP 702所提供的最大吞吐量。此外，當利用常規(guī)并行方法時，需要大得多的N來達到與本公開的并行測試方法相當?shù)耐掏铝俊?br> 圖8示出示例性的例子，其中N處于上述的第二范圍(N＞1)內(nèi)。用于該曲線圖的處理、測試、和配置時間如下TCP＝50s，TS＝5s，CS＝10s，U＝15s，以及L＝9s。在這種情況下，計算N得出N＝6(即，CEIL(5.5))。為了進一步說明本公開的并行測試方法，圖8包括總的處理時間N*(U+L)以及總的測試和配置時間TCT＝TCP+N*(TS+CS)的曲線，將它們分別標記為“處理”804和“測試”802。將這些繪制為以秒為單位的“時間”(沿著Y軸)，并且再次以UUT/分鐘來繪制吞吐量的值。在圖8中總的處理時間804與總的測試和配置時間802的交叉點處于N的最小值(N＝6)。這是當采用本公開的并行測試方法時出現(xiàn)最優(yōu)吞吐量的點，如OPM TP 802所述。當利用本公開的方法時增加N使其超過該點，并不增加吞吐量。采用更大的N仍給出最大可實現(xiàn)的吞吐量，但是以減小測試器利用為代價的。采用更大的N還會不必要地增加測試器或處理的成本，因為需要更多的并行測試資源。測試器還會導致更多的空閑時間，因為它需要等待額外處理的完成。因此，當利用本公開的并行測試系統(tǒng)和方法時，可以計算提供最大吞吐量和測試器利用的最小N，允許減小測試器和處理裝置的成本。
應該注意的是，對于常規(guī)并行測試方法，需要大得多的N并且吞吐量仍達不到由本公開的并行測試方法所提供的最大可實現(xiàn)吞吐量(例如參見multi TP 804)。僅僅當順序測試和配置時間為零時，常規(guī)并行測試方法的吞吐量才接近本公開方法的吞吐量，則僅對于非常大的N。
圖9示出示例性的例子，其中N處于上述的第三范圍內(nèi)(N為無限大)。用于該例子的處理、測試、和配置時間為TCP＝15s，TS＝0.5s，CS＝2s，U＝1.25s，以及L＝1.25s。如上所述，需要大的N值來獲得最大可實現(xiàn)的吞吐量和測試器利用。在這種情況下總的測試和配置時間TCT＝TCP+N*(TS+CS)對于吞吐量來說起支配作用，并且處理時間被掩蓋。發(fā)生這種掩蓋，是因為對于N的這一范圍，處理時間(U+L)等于順序測試和配置時間(TS+CS)。當這發(fā)生時，用于并行測試方法的輔助操作時間剛好是并行測試和配置時間TCP的輔助操作時間。因此，隨著N變得非常大，TCP的輔助操作時間在總的測試和配置時間中變得可以忽略，并且吞吐量接近1/(TS+CS)?？梢酝ㄟ^OPM TP 902來看出該效果。圖9還表明本公開方法利用單一測試資源來實現(xiàn)最優(yōu)的吞吐量水平。如圖9所示，恰好在N到達收益減少點(point ofdiminishing return)時，本公開的并行測試方法的吞吐量仍是常規(guī)并行測試方法(例如參見multi TP 904)的兩倍。
圖10示出示例性的例子，其中N＜0(N為負數(shù))，如對于第四范圍所述的那樣。用于該例子的處理、測試和配置時間為TCP＝7s，TS＝0s，CS＝0.9s，U＝0.4s，以及L＝0.4s。如上所述，當N落入該負數(shù)范圍時，其不表示提供最優(yōu)吞吐量和最大測試器利用的值。當然，這類似于圖9的示例性例子，其中增加N使吞吐量持續(xù)增加直到極限。如圖10所示，OPM TP 1002隨著N增加，并且當N變大時接近1/(TS+CS)。另外，與前述例子一樣，本公開方法的吞吐量大致是常規(guī)并行測試方法(例如參見multi TP 1004)的兩倍。
本領(lǐng)域的普通技術(shù)人員將進一步意識到，在不脫離本文所公開的發(fā)明概念的情況下，可以對上述用于優(yōu)化電子電路和系統(tǒng)的生產(chǎn)測試和配置的吞吐量的系統(tǒng)和方法進行修改和變化。因此，如由附屬權(quán)利要求的范圍和精神所限定的除外，不應該將本發(fā)明視為限制性的。
權(quán)利要求
1.一種用于測試或可編程配置多個電子電路的系統(tǒng)，包括第一子系統(tǒng)，其包括第一測試總線，和耦合到所述第一總線并且可耦合到多個第一電子電路的多個第一可尋址測試控制器，所述第一電路分別經(jīng)由所述第一可尋址控制器可通信地可耦合到第一總線；第二子系統(tǒng)，其包括第二測試總線，和耦合到所述第二總線并且可耦合到多個第二電子電路的多個第二可尋址測試控制器，所述第二電路分別經(jīng)由所述第二可尋址控制器可通信地可耦合到第二總線；電子電路處理設備，被配置成分別將所述第一和第二電路裝載到與所述第一和第二子系統(tǒng)相對應的第一和第二組的測試夾具中，并且從所述第一和第二組的測試夾具中卸載所述第一和第二電路；以及測試控制器，分別通過所述第一和第二總線耦合到所述第一和第二子系統(tǒng)，該測試控制器可用于分別經(jīng)由所述第一和第二子系統(tǒng)將輸入數(shù)據(jù)提供給所述第一和第二電路，并且分別經(jīng)由所述第一和第二子系統(tǒng)從所述第一和第二電路中接收輸出數(shù)據(jù)，用于測試或配置所述電路，其中該測試控制器用于測試或配置與所述第一和第二子系統(tǒng)中的一個相對應的電路，同時所述處理設備卸載和裝載與所述第一和第二子系統(tǒng)中的另一個相對應的電路，并且其中測試或配置所述電路所需的時間基本上等于卸載和裝載所述電路所需的時間。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中N＝第一電路的數(shù)量、與第一電路的數(shù)量相等的第二電路的數(shù)量，TC＝測試或配置N個電路所需的時間，U＝卸載每一個電路所需的時間，L＝裝載每一個電路所需的時間，以及其中N＝對[TC/(U+L)]的向上取整。
3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中N＝第一電路的數(shù)量、與第一電路的數(shù)量相等的第二電路的數(shù)量，TCP＝執(zhí)行多達N個電路的并行測試或配置所需的時間，TS＝執(zhí)行多達N個電路的順序測試所需的時間，CS＝執(zhí)行多達N個電路的順序配置所需的時間，U＝卸載每一個電路所需的時間，L＝裝載每一個電路所需的時間，以及其中N＝對[TCP/(U+L-TS-CS)]的向上取整。
4.一種用于測試或可編程配置多個電子電路的方法，包括以下步驟提供第一子系統(tǒng)，其包括第一測試總線，和耦合到所述第一總線并且可耦合到多個第一電子電路的多個第一可尋址測試控制器，所述第一電路分別經(jīng)由所述第一可尋址控制器可通信地可耦合到所述第一總線；提供第二子系統(tǒng)，其包括第二測試總線，和耦合到所述第二總線并且可耦合到多個第二電子電路的多個第二可尋址測試控制器，所述第二電路分別經(jīng)由所述第二可尋址控制器可通信地可耦合到所述第二總線；通過電子電路處理設備，分別從與所述第一和第二子系統(tǒng)相對應的第一和第二組的測試夾具中所選出的那一組中卸載電子電路，并且將電子電路裝載到從所述第一和第二組的測試夾具中所選出的那一組中；并且通過測試控制器，分別經(jīng)由所述第一和第二子系統(tǒng)將輸入數(shù)據(jù)提供給從第一電路組和第二電路組中所選出的那一組，并且分別經(jīng)由所述第一和第二子系統(tǒng)選擇地接收來自從所述第一電路組和所述第二電路組中所選出的那一組的輸出數(shù)據(jù)，用于測試或配置所述電路，該測試控制器分別通過所述第一和第二總線耦合到所述第一和第二子系統(tǒng)，其中在與所述第一和第二子系統(tǒng)中的一個相對應的電路上執(zhí)行所述提供和選擇接收的步驟，同時在與所述第一和第二子系統(tǒng)中的另一個相對應的電路上執(zhí)行所述卸載和裝載的步驟，以及其中測試或配置所述電路所需的時間基本上等于卸載和裝載所述電路所需的時間。
5.根據(jù)權(quán)利要求4所述的方法，其中N＝第一電路的數(shù)量、與第一電路的數(shù)量相等的第二電路的數(shù)量，TC＝測試或配置N個電路所需的時間，U＝卸載每一個電路所需的時間，L＝裝載每一個電路所需的時間，以及其中N＝對[TC/(U+L)]的向上取整。
6.根據(jù)權(quán)利要求4所述的方法，其中N＝第一電路的數(shù)量、與第一電路的數(shù)量相等的第二電路的數(shù)量，TCP＝執(zhí)行多達N個電路的并行測試或配置所需的時間，TS＝執(zhí)行多達N個電路的順序測試所需的時間，CS＝執(zhí)行多達N個電路的順序配置所需的時間，U＝卸載每一個電路所需的時間，L＝裝載每一個電路所需的時間，以及其中N＝對[TCP/(U+L-TS-CS)]的向上取整。
全文摘要
一種用于使在電子電路和系統(tǒng)的制造過程中的測試和配置的吞吐量最大化的系統(tǒng)和方法。該系統(tǒng)采用具有靈活的并行測試結(jié)構(gòu)的測試器(302)，所述靈活的并行測試結(jié)構(gòu)具有可以容納所選數(shù)量的在測單元或UUT(304.1、304.2、304.n)的可擴展資源?？蓪⒉⑿袦y試結(jié)構(gòu)配置成接受UUT的分組或分區(qū)，由此使得系統(tǒng)能夠獲得最優(yōu)或最大可實現(xiàn)的UUT的測試和配置的吞吐量。該系統(tǒng)通過計算出將要進行并行測試/配置的UUT的期望數(shù)量N來確定最優(yōu)或最大可實現(xiàn)的吞吐量。并行測試或配置該期望數(shù)量的UUT允許使處理時間與測試和配置時間平衡，由此獲得最大可實現(xiàn)的吞吐量。
文檔編號G01R31/28GK1856712SQ200480027207
公開日2006年11月1日 申請日期2004年7月22日 優(yōu)先權(quán)日2003年7月23日
發(fā)明者克里斯托弗·J·克拉克, 邁克爾·里凱蒂 申請人:英特泰克公司