專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件測(cè)試技術(shù)，特別涉及用于測(cè)試作為半導(dǎo)體集成電路建立的存儲(chǔ)器的內(nèi)置自測(cè)試(BIST)。
背景技術(shù)：
日本未審專利公報(bào)No.平11(1999)-329000介紹了具有BIST電路的半導(dǎo)體集成電路，通過指令定序器和內(nèi)部時(shí)鐘產(chǎn)生電路可以高速地處理。該基于定序器的BIST技術(shù)受到測(cè)試序列的可獲得的數(shù)量和類型的限制，因此不覆蓋各種測(cè)試序列。
日本未審專利公報(bào)No.平11(1998)-162600介紹了一種具有內(nèi)置BIST電路的半導(dǎo)體存儲(chǔ)器，該內(nèi)置BIST電路包括測(cè)試時(shí)鐘發(fā)生器、地址計(jì)數(shù)器和定序器。當(dāng)采用PLL電路作為測(cè)試時(shí)鐘發(fā)生器時(shí)，提高了這個(gè)內(nèi)置BIST電路的電路規(guī)模。這是因?yàn)镻LL電路需要電壓控制振蕩器和D/A轉(zhuǎn)換器，因此需要電壓控制電流源和附加電路。
此外，如果使用用于半導(dǎo)體存儲(chǔ)器如DRAM的數(shù)據(jù)保存測(cè)試，用于數(shù)據(jù)保存測(cè)試的等待時(shí)間可能消除了高速測(cè)試器的可用性。然而，在公知技術(shù)中，使用低速測(cè)試器也是極其不希望的。
因此，需要一種具有BIST電路的半導(dǎo)體器件和方法，提供可接受的測(cè)試時(shí)間而基本上不需要增加電路面積。

發(fā)明內(nèi)容
本發(fā)明提供一種包括自測(cè)試單元如BIST電路的半導(dǎo)體集成電路，減少了由增加自測(cè)試電路所需的電路規(guī)模的任何增加。
根據(jù)本發(fā)明的半導(dǎo)體集成電路可包括存儲(chǔ)器(5)，該存儲(chǔ)器包括通過規(guī)定存儲(chǔ)體地址、X地址和Y地址可訪問的多個(gè)存儲(chǔ)體，并且可包括測(cè)試存儲(chǔ)器的自測(cè)器(3)。存儲(chǔ)體可包括設(shè)置成矩陣的多個(gè)動(dòng)態(tài)型存儲(chǔ)單元，包括存儲(chǔ)體的半導(dǎo)體集成電路可以構(gòu)成為例如同步DRAM。自測(cè)器可具有用于產(chǎn)生訪問地址以測(cè)試存儲(chǔ)器的多個(gè)模式。用于產(chǎn)生訪問地址的多個(gè)模式在更新X地址、Y地址和存儲(chǔ)體地址的方式上可以不同。因此自測(cè)器可包括容納多個(gè)尋址模式的地址計(jì)數(shù)器(35)。為測(cè)試提供的多個(gè)尋址模式允許基于BIST的測(cè)試功能的擴(kuò)展。
用于產(chǎn)生訪問地址的多個(gè)模式可以選自在X地址的一周之后更新存儲(chǔ)體地址的單一存儲(chǔ)體X掃描、在Y地址的一周之后更新存儲(chǔ)體地址的單一存儲(chǔ)體Y掃描、和/或在存儲(chǔ)體地址的一周之后更新X地址的多存儲(chǔ)體X掃描。
自測(cè)器可包括對(duì)應(yīng)多個(gè)測(cè)試模式的多個(gè)測(cè)試定序器(31)。多個(gè)測(cè)試定序器是可選擇的。通過提供多個(gè)測(cè)試定序器，其中每個(gè)測(cè)試定序器對(duì)應(yīng)一個(gè)測(cè)試模式，與需要存儲(chǔ)器來儲(chǔ)存程序的程序控制、通用定序器相比，可以減小半導(dǎo)體集成電路的面積。簡(jiǎn)言之，進(jìn)一步簡(jiǎn)化了根據(jù)被選測(cè)試添加和刪除各個(gè)定序器，由此對(duì)于通過使用本發(fā)明的半導(dǎo)體集成電路，可以進(jìn)行定制，并減少額外開銷。
根據(jù)本發(fā)明的半導(dǎo)體集成電路可附加地包括寫數(shù)據(jù)產(chǎn)生電路(36)，它使用具有反饋回路的移位寄存器而在多個(gè)模式中產(chǎn)生用于測(cè)試的寫數(shù)據(jù)。更具體地說，寫數(shù)據(jù)產(chǎn)生電路可包括移位寄存器(QW0-QW3)；第一反饋回路(61)，通過該第一反饋回路(61)，移位寄存器的輸出側(cè)開始存儲(chǔ)級(jí)(QW0)的輸出可以反饋到輸出側(cè)結(jié)束存儲(chǔ)級(jí)(QW3)的輸入；第一選擇器(62)，它可選擇地將輸出側(cè)開始存儲(chǔ)級(jí)的輸出反饋到開始存儲(chǔ)級(jí)的輸入端；和第二選擇器(64)，它可以在輸出側(cè)開始存儲(chǔ)級(jí)的輸出和輸入之間選擇。由于寫數(shù)據(jù)產(chǎn)生電路使用具有反饋回路的移位寄存器，而不是像典型ALPG(算法模式發(fā)生器)中那樣，通過裝載ROM中儲(chǔ)存的控制數(shù)據(jù)選擇地產(chǎn)生給定模式的通用模式產(chǎn)生電路，因此可以在相對(duì)小的邏輯規(guī)模上產(chǎn)生多個(gè)寫數(shù)據(jù)類型。
時(shí)鐘發(fā)生電路(32)可產(chǎn)生用于存儲(chǔ)器的測(cè)試用的時(shí)鐘信號(hào)(CKIN)。時(shí)鐘發(fā)生電路可包括能改變振蕩回路的門級(jí)數(shù)量的環(huán)形振蕩器(70)、對(duì)環(huán)形振蕩器的輸出進(jìn)行頻率分割的可變分頻器(71-73)和振蕩頻率控制電路，該振蕩頻率控制電路在可變分頻器的預(yù)定輸出和外部時(shí)鐘信號(hào)之間的比較的基礎(chǔ)上控制振蕩回路的門級(jí)數(shù)量。外部時(shí)鐘信號(hào)(CKEX)可以是相對(duì)低頻率的時(shí)鐘信號(hào)，如由低速測(cè)試器支持的工作頻率。如果用作測(cè)試時(shí)鐘信號(hào)的時(shí)鐘信號(hào)的分頻比小于輸入到比較器(74)中的時(shí)鐘信號(hào)(CKC)的分頻比，則可以使測(cè)試時(shí)鐘信號(hào)(CKIN)的頻率高于測(cè)試器的低速時(shí)鐘信號(hào)(CKEX)。此外，由于使用能改變振蕩回路的門級(jí)數(shù)量的環(huán)形振蕩器(70)以產(chǎn)生所希望的頻率，而不是使用PLL電路，因此可以以頻率同步精度的低成本大大減小電路規(guī)模，由此允許減小芯片面積。
環(huán)形振蕩器可包括門級(jí)數(shù)量不同的多個(gè)可選振蕩回路。振蕩頻率控制電路可包括頻率比較器74和計(jì)數(shù)器75，其中頻率比較器74將可變分頻器的預(yù)定輸出與外部時(shí)鐘信號(hào)的頻率相比較，計(jì)數(shù)器75根據(jù)頻率比較器的比較結(jié)果增加或減少計(jì)數(shù)值。計(jì)數(shù)器的計(jì)數(shù)值可用于選擇環(huán)形振蕩器的振蕩回路，由此使可變分頻器的預(yù)定輸出與外部時(shí)鐘信號(hào)的頻率匹配。
因此，本發(fā)明提供一種具有BIST電路的半導(dǎo)體器件和方法，提供可接受的測(cè)試時(shí)間而基本上不需要增加電路面積。


下面將參照本發(fā)明的附圖及其各相關(guān)元件詳細(xì)介紹本發(fā)明的各個(gè)特征，其中相同的參考標(biāo)記表示相同的元件，其中圖1是表示BIST電路的方框圖；圖2是表示同步DRAM(SDRAM)的方框圖；圖3是表示在SDRAM中包含的存儲(chǔ)器內(nèi)核的方框圖；圖4是表示地址計(jì)數(shù)器的方框圖；圖5表示由地址計(jì)數(shù)器進(jìn)行的尋址模式；圖6是表示地址計(jì)數(shù)器在SB-XSCAN中的工作時(shí)序、在SB-YSCAN中的工作時(shí)序和在MB-XSCAN中的工作時(shí)序的時(shí)序圖；圖7是表示測(cè)試定序器的方框圖；圖8是表示起動(dòng)器定序器的狀態(tài)和三態(tài)緩沖器的狀態(tài)的時(shí)序圖；圖9是起動(dòng)器定序器的狀態(tài)過渡圖；圖10是表示起動(dòng)器定序器的狀態(tài)機(jī)的邏輯構(gòu)造的邏輯電路圖；圖11是表示狀態(tài)機(jī)的用于2位即QS0和QS1的解碼部件的邏輯電路圖；圖12表示SB-Write/Read(寫/讀)的時(shí)序序列圖；圖13是表示與SB-WRITE/READ相關(guān)的子定序器狀態(tài)轉(zhuǎn)變的示意圖；圖14是表示子定序器的通用定時(shí)器的狀態(tài)轉(zhuǎn)變的示意圖；圖15是表示通用定時(shí)器的邏輯構(gòu)造的邏輯電路圖；圖16是表示子定序器的狀態(tài)機(jī)的邏輯構(gòu)造的邏輯電路圖；圖17表示狀態(tài)機(jī)的用于3位即QC0、QC1和QC2的解碼部件；圖18表示由測(cè)試定序器實(shí)現(xiàn)的定時(shí)序列；
圖19是表示測(cè)試定序器的定時(shí)產(chǎn)生操作的時(shí)序圖；圖20是表示寫數(shù)據(jù)產(chǎn)生電路的邏輯電路圖；圖21表示寫數(shù)據(jù)產(chǎn)生電路等效電路的工作模式；圖22表示由寫數(shù)據(jù)產(chǎn)生電路產(chǎn)生的寫數(shù)據(jù)；圖23是表示時(shí)鐘發(fā)生電路的方框圖；圖24是表示環(huán)形振蕩器的邏輯電路圖；圖25是表示頻率比較器的邏輯電路圖；圖26是表示頻率比較器的工作波形的時(shí)序圖；圖27是表示時(shí)鐘發(fā)生電路的時(shí)鐘產(chǎn)生操作定時(shí)的時(shí)序圖；和圖28表示SDRAM的測(cè)試流程的示意圖。
具體實(shí)施例方式
應(yīng)該理解本發(fā)明的附圖和文字說明已經(jīng)被簡(jiǎn)化了，以便表示用于清楚理解本發(fā)明的相關(guān)的元件，而為了清楚起見，省略了在傳統(tǒng)半導(dǎo)體器件和方法中存在的很多其它元件。本領(lǐng)域技術(shù)人員可以認(rèn)識(shí)到為了實(shí)施，本發(fā)明，其它元件是所希望的和/或需要的。但是由于這些元件在本領(lǐng)域是公知的，并且由于它們不便于更好地理解本發(fā)明，因此這里對(duì)這些元件不進(jìn)行說明。本文公開涉及對(duì)這里公開的應(yīng)用、網(wǎng)絡(luò)、系統(tǒng)和方法的所有這種改變和修改，這對(duì)本領(lǐng)域技術(shù)人員來說是公知的或顯而易見的。
圖2示出了同步DRAM(SDRAM)。通過公知的半導(dǎo)體集成電路制造技術(shù)將SDRAM 1形成在半導(dǎo)體基板如單晶硅上。同步DRAM 1可包括芯片接口電路2、作為自測(cè)器的BIST電路3、選擇器4和存儲(chǔ)器，如存儲(chǔ)器內(nèi)核5?？梢越o芯片接口電路2輸送地址信號(hào)和存儲(chǔ)器訪問控制信號(hào)。當(dāng)由存儲(chǔ)器訪問控制信號(hào)啟動(dòng)測(cè)試啟動(dòng)信號(hào)EN時(shí)，由BIST電路3進(jìn)行測(cè)試操作。然后選擇器4選擇將要在BIST電路3中產(chǎn)生的測(cè)試地址和測(cè)試控制信號(hào)，并將它們輸送到存儲(chǔ)器內(nèi)核5。如果由測(cè)試地址和測(cè)試控制信號(hào)在存儲(chǔ)器內(nèi)核5上執(zhí)行的測(cè)試操作產(chǎn)生錯(cuò)誤，則產(chǎn)生故障信號(hào)FAIL。當(dāng)禁止測(cè)試啟動(dòng)信號(hào)EN時(shí)，選擇器4將地址信號(hào)和存儲(chǔ)器訪問控制信號(hào)經(jīng)芯片接口電路2輸送給存儲(chǔ)器內(nèi)核5。由此，存儲(chǔ)器內(nèi)核5工作。
圖3示出了存儲(chǔ)器內(nèi)核5。存儲(chǔ)器內(nèi)核5可例如包括四個(gè)存儲(chǔ)體，BNK0-BNK3。存儲(chǔ)體NK0-BNK3中每一具可包括排列成矩陣的動(dòng)態(tài)類型的存儲(chǔ)單元，用于選擇存儲(chǔ)單元的端子可連接到字線。數(shù)據(jù)輸入-輸出端子可連接到位線。位線可與讀出放大器系列(SA)10和列選擇開關(guān)系列(CSW)11連接。讀出放大器系列10可讀出和放大被讀到位線中的存儲(chǔ)信息。
產(chǎn)生用于選擇存儲(chǔ)體的存儲(chǔ)體地址信號(hào)BA、用于規(guī)定存儲(chǔ)體中X地址(行地址)和列地址(Y地址)的X、Y地址信號(hào)Ai。行地址信號(hào)輸送給行地址緩沖器(RAB)12和用于選擇字線的行解碼器(RDE)13。列地址信號(hào)輸送給列地址緩沖器(CAB)14和輸送給列解碼器(CDEC)15，用于選擇列選擇開關(guān)系列11。由列解碼器15選擇的位線可通過數(shù)據(jù)控制電路(DCNT)17與鎖存電路(DLAT)18導(dǎo)通。從存儲(chǔ)體讀取并被鎖存到鎖存電路18中的數(shù)據(jù)可以從數(shù)據(jù)輸入-輸出緩沖器(D10)19輸出DQ。輸送到數(shù)據(jù)輸入-輸出緩沖器19的寫數(shù)據(jù)DI可以被鎖存到鎖存電路18中并輸送給存儲(chǔ)體。
指令解碼器(CDEC)20、指令邏輯(CLOG)21和模式寄存器(MREG)22可控制存儲(chǔ)器內(nèi)核5的操作。指令解碼器20可包括接收訪問控制信號(hào)/RAS、/CAS和/WE，這些信號(hào)一般用在DRAM中。X、Y地址信號(hào)Ai一部分可輸送給指令解碼器20做為訪問指令。指令解碼器20可產(chǎn)生對(duì)應(yīng)/RAS、/CAS和/WE信號(hào)的電平的組合的指令解碼信號(hào)和對(duì)應(yīng)指令邏輯21的訪問指令。指令邏輯21可控制內(nèi)部電路如行地址解碼器和讀出放大器系列的操作定時(shí)。用于定時(shí)控制的內(nèi)部時(shí)鐘信號(hào)/CKIN可由時(shí)鐘發(fā)生器(CPG)24產(chǎn)生。數(shù)據(jù)輸出定時(shí)可以與延遲鎖定回路電路(DLL)25同步，而延遲鎖定回路電路(DLL)25與時(shí)鐘信號(hào)/CKIN同步。在行地址解碼器12中還可包括刷新電路。
圖1示出了BIST電路3。BIST電路3可包括，例如BIST控制電路30、多個(gè)測(cè)試定序器31、時(shí)鐘發(fā)生電路32和模式產(chǎn)生電路33。模式產(chǎn)生電路33可包括例如地址計(jì)數(shù)器35、寫數(shù)據(jù)產(chǎn)生電路36、擾頻器37、多路復(fù)用器(MUX)38和指令編碼器39。
芯片接口電路2可提供控制信號(hào)/CS、/RAS、/CAS和/WE、存儲(chǔ)體地址信號(hào)BA、X、Y地址信號(hào)Ai、時(shí)鐘啟動(dòng)信號(hào)/CKE和外部時(shí)鐘信號(hào)CKEX向BIST電路的輸送。在典型實(shí)施例中，外部時(shí)鐘信號(hào)CKEX可具有600ns的低速時(shí)鐘周期時(shí)間?？刂菩盘?hào)/CS可以是選擇SDRAM1的操作的芯片選擇信號(hào)?？刂菩盘?hào)/RAS可表示行地址選通信號(hào)?？刂菩盘?hào)/CAS可表示列地址選通信號(hào)?？刂菩盘?hào)/WE可表示寫啟動(dòng)信號(hào)。當(dāng)時(shí)鐘啟動(dòng)信號(hào)/CKE被啟動(dòng)時(shí)，芯片接口電路2可啟動(dòng)外部時(shí)鐘信號(hào)CKEX，并且與外部時(shí)鐘信號(hào)CKEX同步地，可捕獲控制信號(hào)/CS、/RAS、/CAS、/WE和地址信號(hào)BA和Ai。當(dāng)捕獲的控制信號(hào)/CS、/RAS、/CAS和/WE處于指定電平時(shí)，芯片接口電路2可假設(shè)啟動(dòng)信號(hào)EN正確地處于啟動(dòng)電平上，并且可指示BIST電路3進(jìn)入BIST模式。
當(dāng)信號(hào)EN被啟動(dòng)時(shí)，BIST控制電路30可捕獲控制信號(hào)/RAS、/CAS和/WE、存儲(chǔ)體地址信號(hào)BA、X、Y地址信號(hào)Ai和外部時(shí)鐘信號(hào)CKEX，如從芯片接口電路2輸出的。通過識(shí)別BIST模式啟動(dòng)信號(hào)EN，BIST控制電路30可從地址信號(hào)Ai的輸入路線依次捕獲要進(jìn)行的測(cè)試起動(dòng)地址、寫數(shù)據(jù)的初始值、序列指令或其它控制信息。BIST控制電路30可產(chǎn)生到時(shí)鐘發(fā)生電路32的控制信息，以便選擇用于測(cè)試的時(shí)鐘信號(hào)CKIN和/CKIN的頻率，BIST控制電路30可將序列指令發(fā)送給測(cè)試定序器31，并可控制到模式產(chǎn)生電路33的信息。
可提供對(duì)應(yīng)多個(gè)測(cè)試模式的多個(gè)測(cè)試定序器31。對(duì)應(yīng)給定序列指令的測(cè)試定序器31可根據(jù)測(cè)試操作程序向指令編碼器39產(chǎn)生測(cè)試控制碼ACT、WRIT、READ、PRE和PEF。指令編碼器39根據(jù)測(cè)試控制模式向存儲(chǔ)器內(nèi)核5產(chǎn)生測(cè)試控制信號(hào)/RAS、/CAS或/WE。并行地，測(cè)試定序器31可控制地址計(jì)數(shù)器35產(chǎn)生對(duì)應(yīng)序列指令的地址模式，并且該測(cè)試定序器可產(chǎn)生X地址信號(hào)PX、Y地址信號(hào)PY和存儲(chǔ)體地址信號(hào)BA。X地址信號(hào)PX和Y地址信號(hào)PY可能在擾頻器37中被加擾并由地址多路復(fù)用器38傳送到存儲(chǔ)器內(nèi)核5，并且存儲(chǔ)體地址信號(hào)BA也可傳送到存儲(chǔ)器內(nèi)核5。測(cè)試操作所需的寫數(shù)據(jù)的初始值可以從BIST控制電路30裝載到寫數(shù)據(jù)產(chǎn)生電路36中，并根據(jù)由測(cè)試定序器31產(chǎn)生的測(cè)試程序，由寫數(shù)據(jù)產(chǎn)生電路36產(chǎn)生的寫數(shù)據(jù)可以經(jīng)擾頻器37輸送給存儲(chǔ)器內(nèi)核5，作為寫數(shù)據(jù)DI。測(cè)試控制碼ACT表示字線選擇，WRIT表示數(shù)據(jù)寫，READ表示數(shù)據(jù)讀，PRE表示預(yù)充電，REF表示刷新。
存儲(chǔ)器內(nèi)核5根據(jù)BIST電路3的控制來執(zhí)行存儲(chǔ)器測(cè)試操作。例如，存儲(chǔ)器內(nèi)核5內(nèi)部地檢測(cè)寫數(shù)據(jù)和讀數(shù)據(jù)之間的失配，輸出檢測(cè)結(jié)果并作為并行測(cè)試結(jié)果PTE。在本例中，當(dāng)檢測(cè)到失配時(shí)，并行測(cè)試結(jié)果PTE可以是邏輯高(即邏輯值“1”)。對(duì)于由BIST電路3的并行測(cè)試結(jié)果PTE表示的失配檢測(cè)，或者由狀態(tài)異常檢測(cè)結(jié)果ERR表示的異常檢測(cè)，可以將結(jié)果檢測(cè)保存在鎖存器40中并作為故障信號(hào)FALL輸出。
圖4示出了地址計(jì)數(shù)器35。地址計(jì)數(shù)器35可包括用于X地址PX的計(jì)數(shù)器(XCUNT)40、用于存儲(chǔ)體地址BA的計(jì)數(shù)器(BCUNT)41、用于Y地址的計(jì)數(shù)器(YCUNT)42、和選擇連接計(jì)數(shù)器40-42的進(jìn)位輸出CO和進(jìn)位輸入CI的選擇門(SGT)43-45。SGT43可選擇高功率阻抗，SGT44和45可選擇用于兩個(gè)輸入之一的輸出或高功率阻抗。通過經(jīng)SGT43-45切換計(jì)數(shù)器40和42之間的進(jìn)位傳輸路徑，可獲得各種尋址碼?？梢杂葿IST控制電路30在計(jì)數(shù)器40-42中預(yù)設(shè)置起動(dòng)地址。計(jì)數(shù)器40-42可與時(shí)鐘信號(hào)CKIN同步地進(jìn)行計(jì)數(shù)操作。計(jì)數(shù)器40-42和選擇門43-45的操作由測(cè)試定序器31的輸出控制。
圖5示出了地址計(jì)數(shù)器35的尋址模式。其中示出了在X地址的一周之后更新存儲(chǔ)體地址的單一存儲(chǔ)體X掃描(SB-XSCAN)、在Y地址的一周之后更新存儲(chǔ)體地址的單一存儲(chǔ)體Y掃描(SB-YSCAN)、和在存儲(chǔ)體地址的一周之后更新X地址的多存儲(chǔ)體X掃描(MB-XSCAN)。還示出了獨(dú)立尋址模式中的尋址模式和進(jìn)位傳輸路徑的連接狀態(tài)。
圖6示出了地址計(jì)數(shù)器35在SB-XSCAN中的時(shí)序圖、在SB-YSCAN中的時(shí)序圖以及在MB-XSCAN中的時(shí)序圖。CO(PX)表示XCUNT 40的進(jìn)位輸出，CO(BA)表示BCUNT 41的進(jìn)位輸出，CO(PY)表示YCUNT 42的進(jìn)位輸出。MB-SCAN(最后時(shí)序)表示用于數(shù)據(jù)寫操作(WRIT)的存儲(chǔ)體地址BA(WRIT)和Y地址PY(WRIT)可以與字線選擇操作(ACT)異相地被輸出。這可以防止由依次更新存儲(chǔ)體地址造成的訪問無效。
地址計(jì)數(shù)器35產(chǎn)生SB-XSCAN、SB-YSCAN和MB-XSCAN尋址模式，并可以在用于存儲(chǔ)體地址、X地址和Y地址的計(jì)數(shù)器40-42當(dāng)中轉(zhuǎn)換進(jìn)位路徑。由于地址計(jì)數(shù)器35提供MB-XSCAN模式，因此它還可以適用于海量存儲(chǔ)存儲(chǔ)器中的多存儲(chǔ)體存儲(chǔ)器。并且，由于BIST允許用于存儲(chǔ)器測(cè)試的各種尋址模式，因此BIST電路3不僅可用于內(nèi)置和探針檢測(cè)，而且可用于選擇。
圖7示出了測(cè)試定序器31。測(cè)試定序器31可包括用于起動(dòng)器定序器50-i(i＝0到n)的控制邏輯組和子自定序器邏輯組51-i，因此BIST電路3可包括多個(gè)定序器組。
起動(dòng)器定序器50-i可以被觸發(fā)以便由從BIST控制電路30輸出的選擇信號(hào)SENi起動(dòng)操作。定序器啟動(dòng)信號(hào)SENi可以是對(duì)應(yīng)來自BIST控制電路30的序列指令的信號(hào)。起動(dòng)器定序器50-i可用作狀態(tài)機(jī)，以便控制狀態(tài)轉(zhuǎn)變，該狀態(tài)轉(zhuǎn)變可以是根據(jù)從對(duì)應(yīng)信號(hào)SENi的子定序器51-i發(fā)送的IDLEi信號(hào)。根據(jù)該狀態(tài)，起動(dòng)器定序器50-i可輸出信號(hào)SRUNi、SIDLEi、和SENDi。子定序器51-i還可用作狀態(tài)機(jī)以控制狀態(tài)轉(zhuǎn)變，并狀態(tài)轉(zhuǎn)變可以是根據(jù)信號(hào)SRUNi和SIDLEi。根據(jù)該狀態(tài)，子定序器51-i可輸出16位控制信號(hào)。16位控制信號(hào)可以從16位總線53通過三態(tài)緩沖器52-i向后級(jí)輸送。三態(tài)緩沖器52可通過變?yōu)楦叩男盘?hào)SENDi而處于高功率阻抗?fàn)顟B(tài)中。當(dāng)起動(dòng)器定序器50-i處于空閑狀態(tài)或等待狀態(tài)時(shí)，即當(dāng)模式產(chǎn)生電路33的控制基本上停止時(shí)，信號(hào)SENDi可處于高狀態(tài)。結(jié)果是，只有被選擇工作的測(cè)試定序器31的輸出可輸送給總線53。對(duì)于每個(gè)測(cè)試定序器31來說不需要控制布線。當(dāng)所有測(cè)試定序器31的工作停止時(shí)，為抑制總線53的浮動(dòng)狀態(tài)，可提供三態(tài)緩沖器54，以便經(jīng)過所有信號(hào)SEND0-SENDn的邏輯積信號(hào)ANDSEND強(qiáng)制總線53處于低電平。
圖8示出了起動(dòng)器定序器50-i的狀態(tài)和三態(tài)緩沖器52-i的狀態(tài)。當(dāng)起動(dòng)器定序器50-i處于空閑狀態(tài)或等待狀態(tài)時(shí)，即，當(dāng)模式產(chǎn)生電路33的控制基本上停止時(shí)，三態(tài)緩沖器52-i處于高功率阻抗?fàn)顟B(tài)。
圖9示出了起動(dòng)器序列器50-i的狀態(tài)轉(zhuǎn)變圖，這此狀態(tài)包括IDLE(空閑)、SRUN、SBUSY和SWAIT。SEN(/SEN)與IDLE表示為狀態(tài)轉(zhuǎn)變的觸發(fā)信號(hào)。
圖10示出了起動(dòng)器定序器50-i的狀態(tài)機(jī)55的邏輯構(gòu)造。狀態(tài)機(jī)55可由QS0和QS1構(gòu)成的2位約翰遜計(jì)數(shù)器構(gòu)成。
圖11示出了狀態(tài)機(jī)55的2位QS0和QS1的解碼器56。解碼器56輸出信號(hào)SIDLE、SRUN和SEND。圖9的各狀態(tài)所示的2位值(00、10、11和01)表示QS0和QS1的值(QS<0:1>)。
起動(dòng)器定序器50-I中的任何一個(gè)都可具有相同的邏輯結(jié)構(gòu)。子定序器51-i的邏輯結(jié)構(gòu)可以是個(gè)性化的，它取決于測(cè)試操作的模式。
圖12示出了SB-WRITE/READ的時(shí)序序列。在寫操作中，ACT、WRIT、NOP、NOP、NOP和PRE例如可按上述順序執(zhí)行；在讀操作中，ACT、READ、NOP、NOP、NOP和PRE例如可按上述順序執(zhí)行；在PRE中，可以強(qiáng)制性地增加X地址計(jì)數(shù)器，以進(jìn)行用于下一地址的寫或讀。
圖13示出了與SB-WRITE/READ相關(guān)的子定序器的狀態(tài)轉(zhuǎn)變(時(shí)序狀態(tài)轉(zhuǎn)變圖)，由此獲得圖12的時(shí)序序列。在圖13中，W/R表示W(wǎng)RITE或READ。CO(Y)表示Y計(jì)數(shù)器YCUNT 42的進(jìn)位輸出。預(yù)充電(PRE)狀態(tài)可在進(jìn)位輸出基礎(chǔ)上轉(zhuǎn)換到空閑狀態(tài)(IDLE)，因?yàn)樵趩我淮鎯?chǔ)體操作期間，在X地址一周之后可更新存儲(chǔ)體地址，在存儲(chǔ)體地址的一周之后可更新Y地址，并且在Y地址的一周之后可終止測(cè)試。
圖14是表示子定序器的通用定時(shí)器的狀態(tài)轉(zhuǎn)變圖?？梢圆捎猛ㄓ枚〞r(shí)器防止定序器的邏輯規(guī)模增加。通用定時(shí)器的狀態(tài)可根據(jù)定時(shí)器呼叫信號(hào)TIMER從C0轉(zhuǎn)變到C7。狀態(tài)C1-C7中每一個(gè)可對(duì)應(yīng)一個(gè)NOP。
圖15示出了通用定時(shí)器57的邏輯結(jié)構(gòu)。通用定時(shí)器57可由3位二進(jìn)制計(jì)數(shù)器構(gòu)成。二進(jìn)制計(jì)數(shù)器的3位QT0-QT2可被解碼成8位信號(hào)C<7:0>。當(dāng)定時(shí)器呼叫信號(hào)TIMER處于低電平時(shí)，停止計(jì)數(shù)操作，并且當(dāng)處于高電平時(shí)開始計(jì)數(shù)操作。
圖16示出了子定序器58的狀態(tài)機(jī)的邏輯構(gòu)造。狀態(tài)機(jī)58可以由包括位QC0、QC1和QC2的3位約翰遜計(jì)數(shù)器構(gòu)成。
圖17示出了用于狀態(tài)機(jī)58的3位QC0、QC1和QC2的解碼器59。解碼器59可輸出信號(hào)IDLE、ACT、WRIR、READ、TIMER和PRE。IDLE、ACT、WRIR、READ和PRE可輸送到指令編碼器39。TIMER輸送給通用定時(shí)器57。MWRT是作為解碼測(cè)試指令的結(jié)果而由BIST控制電路30提供的寫模式時(shí)信號(hào)。圖13的各狀態(tài)中所示的3位值(000、100、110、111、011、001)表示各個(gè)狀態(tài)中的值QC0、QC1和QC2(QC<0:2>)。
圖18示出了由多個(gè)測(cè)試定序器31實(shí)現(xiàn)的定時(shí)序列的例子。示出了MB(多存儲(chǔ)體)-Write/Read序列。在這個(gè)序列中，可重復(fù)寫或讀。下角標(biāo)0-3表示存儲(chǔ)體名稱。在WRIT3、WRIT0、WRIT1、WRIT2、READ3、READ0、READ1和READ2中，可強(qiáng)制性地增加存儲(chǔ)體地址計(jì)數(shù)器41。這樣做以便在存儲(chǔ)體之間交替轉(zhuǎn)換。
示出了SB(Single Bank(單一存儲(chǔ)體))-R/W序列。在這個(gè)序列中，可進(jìn)行讀和寫。在PRE中，可以強(qiáng)制地增加X地址計(jì)數(shù)器40。這就可以連續(xù)地選擇用于處理的X地址。
示出了PR(Pseudo Random(偽隨機(jī)))-MB(多存儲(chǔ)體)序列。下角標(biāo)a、b、c和d分別表示存儲(chǔ)體名稱0-3。
示出了SB-ROR(RAS Only Refresh(只刷新RAS))序列。在NOP中，可強(qiáng)制性地增加存儲(chǔ)體地址計(jì)數(shù)器41。這樣做就可以通過改變存儲(chǔ)體來只刷新RAS。在圖22中，示出了MB-ROR(RAS Only Refresh)2序列。下角標(biāo)0-3表示存儲(chǔ)體名稱。
示出了REF2序列。NOP可重復(fù)例如15次?？墒褂们笆鐾ㄓ枚〞r(shí)器57來管理重復(fù)計(jì)數(shù)。
示出了PAGE-Write/Read(頁-寫/讀)序列。在這個(gè)序列中，可以通過重復(fù)WRIT在字線單元中進(jìn)行頁寫操作，或者通過重復(fù)READ在字線單元中進(jìn)行頁讀操作。因此，在WRIT和READ中，可強(qiáng)制地增加Y地址計(jì)數(shù)器42。在NOP中，可增加X地址計(jì)數(shù)器40。這可以做以便進(jìn)行下一頁的處理。
圖19示出了測(cè)試定序器31的時(shí)序圖。在本例中，進(jìn)行圖12的SB-WRITE/READ時(shí)序序列。
如上所述，BIST電路3可使用多個(gè)測(cè)試定序器31來產(chǎn)生測(cè)試時(shí)序。通過提供多個(gè)測(cè)試定序器31，BIST電路3可使用各種測(cè)試時(shí)序。由此，與需要進(jìn)行編程儲(chǔ)存的獨(dú)立存儲(chǔ)器的ALPG相比，通過使用本發(fā)明可減小邏輯規(guī)模和芯片占據(jù)面積。由于特定的測(cè)試定序器31可安裝在給定芯片上，要安裝的測(cè)試定序器可以通過產(chǎn)品或類型很容易定制，因此可以進(jìn)一步減小面積額外開銷。由于每個(gè)測(cè)試定序器31的時(shí)序輸出即子定序器51I的輸出在輸送到總線53之前由三態(tài)緩沖器52i來選擇，因此與AND-OR多路復(fù)用系統(tǒng)相比，可以大大減少定序器輸出的寫次數(shù)。
圖20示出了寫數(shù)據(jù)產(chǎn)生電路36。注意到測(cè)試模式數(shù)據(jù)的周期性，寫數(shù)據(jù)產(chǎn)生電路36可以構(gòu)成為通過使用例如具有反饋回路的移位寄存器來產(chǎn)生用于多個(gè)測(cè)試模式的寫數(shù)據(jù)PD。移位寄存器可包括作為存儲(chǔ)級(jí)的各位串聯(lián)連接的四級(jí)(4位)鎖存器QW3-QW0。
可提供第一反饋回路61，其中輸出側(cè)的第一鎖存器QW0的輸出被反饋到輸出側(cè)的最后鎖存器QW3的輸入。在鎖存器QW1的輸出和鎖存器QW0的輸出之間選擇的選擇器62(第一選擇器)可以設(shè)置在鎖存器QW1和QW0之間。在鎖存器QW3的輸出和鎖存器QW0的輸出之間選擇的選擇器63可設(shè)置在鎖存器QW3和QW2之間。此外，還存在在鎖存器QW0的輸出和輸入之間選擇的選擇器64(第二選擇器)。選擇器62、63和64選擇信號(hào)SD、TRC和PCB可分別從BIST控制電路30輸出。如圖示出了由選擇信號(hào)的邏輯值選擇的輸入。例如，當(dāng)SD＝1時(shí)，選擇QW0的輸出，當(dāng)SD＝0時(shí)，選擇QW1的輸出。可以向鎖存器QW3-QW0的時(shí)鐘端子提供與X地址的改變同步的X地址轉(zhuǎn)變時(shí)鐘TX，或者與Y地址的改變同步的Y地址轉(zhuǎn)變時(shí)鐘TY。使用的轉(zhuǎn)變時(shí)鐘信號(hào)TX和TY由測(cè)試定序器31根據(jù)尋址模式而動(dòng)態(tài)地控制。
圖21示出了寫數(shù)據(jù)產(chǎn)生電路36的操作模式。當(dāng)將要產(chǎn)生在所有位中具有0或1的測(cè)試寫數(shù)據(jù)PD時(shí)，鎖存器QW0的輸出反饋到其輸入，如在(a)中。這等效于每周一個(gè)循環(huán)的移位寄存器操作。當(dāng)將要以4位循環(huán)產(chǎn)生測(cè)試寫數(shù)據(jù)PD時(shí)，鎖存器QW0的輸出反饋到鎖存器QW3的輸入，如在(b)中。這等效于每周四個(gè)循環(huán)的移位寄存器操作。當(dāng)將要以3位循環(huán)產(chǎn)生測(cè)試寫數(shù)據(jù)PD時(shí)，鎖存器QW0的輸出反饋到鎖存器QW2的輸入，如在(c)中。這等效于每周三循環(huán)的移位寄存器操作。當(dāng)將要由“檢測(cè)板”產(chǎn)生測(cè)試寫數(shù)據(jù)PD時(shí)，如在(d)中，鎖存器QW0的輸出反饋到鎖存器QW3的輸入。鎖存器QW0的輸出和鎖存器QW1的輸出分別作為偶數(shù)Y地址中的數(shù)據(jù)和奇數(shù)Y地址中的數(shù)據(jù)被輸出。
圖22示出了由寫數(shù)據(jù)產(chǎn)生電路產(chǎn)生寫數(shù)據(jù)的例子。在該圖中，標(biāo)記*表示未確定的項(xiàng)目。圖22(a)表示由寫數(shù)據(jù)產(chǎn)生電路36產(chǎn)生所有位為1或所有位為0的寫數(shù)據(jù)。
圖22(b)表示由寫數(shù)據(jù)產(chǎn)生電路36產(chǎn)生單行/列的寫數(shù)據(jù)的例子。這種產(chǎn)生是以4位循環(huán)進(jìn)行的。該圖示出了在單行條紋模式中向其中寫入QW<3:0>＝1010數(shù)據(jù)的存儲(chǔ)單元陣列。
圖22(c)表示由寫數(shù)據(jù)產(chǎn)生電路36產(chǎn)生雙行/列條紋寫數(shù)據(jù)的例子。這種產(chǎn)生是以4位循環(huán)進(jìn)行的。該圖示出了在雙行條紋模式中向其中寫入QW<3:0>＝1100數(shù)據(jù)的存儲(chǔ)單元陣列。TX用于轉(zhuǎn)變時(shí)鐘。轉(zhuǎn)變時(shí)鐘TY用于在雙列條紋模式中進(jìn)行寫操作。
圖22(d)表示由寫數(shù)據(jù)產(chǎn)生電路36產(chǎn)生檢測(cè)板的寫數(shù)據(jù)的例子。這種產(chǎn)生是以4位循環(huán)進(jìn)行的。該圖示出了已經(jīng)用QW<3:0>＝1010的檢測(cè)板向其進(jìn)行寫操作的存儲(chǔ)單元陣列。使用TX用于轉(zhuǎn)變時(shí)鐘。
圖22(e)表示由寫數(shù)據(jù)產(chǎn)生電路36產(chǎn)生3位循環(huán)寫數(shù)據(jù)的例子。該圖示出了用QW<3:0>＝*010向其進(jìn)行寫操作的存儲(chǔ)單元陣列。
通過采用上述移位寄存器結(jié)構(gòu)的寫數(shù)據(jù)產(chǎn)生電路36，而不是構(gòu)成為通過裝載儲(chǔ)存在ROM中的控制數(shù)據(jù)而選擇地產(chǎn)生給定模式的通用模式產(chǎn)生電路，如在傳統(tǒng)ALPG中那樣，可以很容易地在相對(duì)小邏輯規(guī)模上產(chǎn)生各種模式的寫數(shù)據(jù)。
圖23示出了時(shí)鐘產(chǎn)生電路32。時(shí)鐘產(chǎn)生電路32可包括能改變振蕩回路的門級(jí)數(shù)量的環(huán)形振蕩器70、對(duì)環(huán)形振蕩器70的輸出進(jìn)行頻率分割的可變分頻器71-73、比較可變分頻器72的預(yù)定輸出與外部時(shí)鐘信號(hào)CKEX的頻率的頻率比較器74和用于根據(jù)頻率比較器74的比較結(jié)果來調(diào)整增加或減少級(jí)數(shù)的計(jì)數(shù)器75。計(jì)數(shù)器75的計(jì)數(shù)值可用于選擇環(huán)形振蕩器70的振蕩回路，以便使可變分頻器72的預(yù)定輸出與外部時(shí)鐘信號(hào)CKEX的頻率匹配。頻率比較器74和計(jì)數(shù)器75可包括振蕩頻率控制電路，它在可變分頻器72的預(yù)定輸出與外部時(shí)鐘信號(hào)CKEX的比較結(jié)果基礎(chǔ)上調(diào)整振蕩回路的門級(jí)數(shù)量。
分頻器71以20-2-7的頻率分割比對(duì)環(huán)形振蕩器70的振蕩輸出CKRO進(jìn)行頻率分割，因此輸出八個(gè)時(shí)鐘信號(hào)CKD<7:0>。分頻器72輸入從八個(gè)時(shí)鐘信號(hào)中選擇的一個(gè)時(shí)鐘信號(hào)，如由選擇器76選擇的，并且以50-5-3的頻率分割比對(duì)該時(shí)鐘信號(hào)進(jìn)行頻率分割，由此輸出四個(gè)時(shí)鐘信號(hào)CKD<11:8>。四個(gè)時(shí)鐘信號(hào)CKD<11:8>中的一個(gè)由選擇器77選擇并作為時(shí)鐘信號(hào)CKC輸送給頻率比較器74。分頻器73輸入由選擇器78從12個(gè)時(shí)鐘信號(hào)CKD<11:0>中選擇的一個(gè)時(shí)鐘信號(hào)，并且以30-3-1的頻率分割比對(duì)該時(shí)鐘信號(hào)進(jìn)行頻率分割，以便輸出兩個(gè)時(shí)鐘信號(hào)CKDD<1:0>。這兩個(gè)時(shí)鐘信號(hào)CKDD<1:0>中的一個(gè)由選擇器79選擇并作為內(nèi)部時(shí)鐘信號(hào)CKIN輸出。KRC<2:0>和KRC<4:3>分別是選擇器76和77的選擇控制信號(hào)。KRIN<3:0>和KRIN<4>分被試選擇器78和79的選擇控制信號(hào)。選擇控制信號(hào)。KRC<4:0>和KRIN<4:0>是從BIST控制電路30提供的。
圖24示出了環(huán)形振蕩器70。所示的環(huán)形振蕩器70可以通過例如16個(gè)階段可變地調(diào)整振蕩回路的門級(jí)數(shù)量。示意性示出的環(huán)形振蕩器70具有16個(gè)延遲門單元80。延遲門單元80各包括三個(gè)輸入NAND門NAND 81以及與NAND 81串聯(lián)連接的反相器82和83。NAND門NAND 81接收PDU<i>、PDL<j>和反相器83的輸出。前級(jí)的延遲門單元80的反相器83的輸出連接到下一級(jí)的延遲門單元80的反相器82的輸入。通過這種方式，由延遲門單元80的各級(jí)如16級(jí)形成振蕩回路。在這個(gè)示例性的實(shí)施例中，前四級(jí)的延遲門單元80的NAND門NAND 81的輸出被輸入到四個(gè)輸入NAND門NAND 84。下四級(jí)的延遲門單元80的NAND門NAND 81的輸出被輸入到四個(gè)輸入NAND門NAND 85。下四級(jí)的延遲門單元80的NAND門NAND 81的輸出被輸入到四個(gè)輸入NAND門NAND 86。最后四級(jí)的延遲門單元80的NAND門NAND 81的輸出被輸入到四個(gè)輸入NAND門NAND 87。NAND門NAND 84-NAND 87的輸出通過反相器88、89、90和91輸入到四個(gè)輸入NAND門NAND92。NAND門NAND92的輸出通過兩個(gè)輸入NAND門NAND93反饋到第一級(jí)延遲門單元80。NAND門NAND92的輸出被反相器94反相并作為時(shí)鐘信號(hào)CKRO輸送給分頻器71。
計(jì)數(shù)值KCNT可包括例如4位(KCNT<3:0>)，并且可被預(yù)解碼器95和96解碼成控制信號(hào)PDU<3:0>和PDL<3:0>?？刂菩盘?hào)PDU<3:0>和PDL<3:0>可根據(jù)預(yù)定解碼邏輯作為PDU<i>和PDL<j>輸送給各個(gè)NAND門NAND 81。八個(gè)控制信號(hào)PDU<3:0>和PDL<3:0>的一個(gè)PDU<i>和一個(gè)PDL<j>可以為高。被輸送了PDU<i>和PDL<j>高的NAND門81可產(chǎn)生符合反相器82的輸出的邏輯輸出。振蕩回路的門級(jí)數(shù)量可根據(jù)形成邏輯輸出的NAND門81的位置而不同。由此，環(huán)形振蕩器70的振蕩頻率可以改變。
圖25示出了頻率比較器74。頻率比較器74可包括隨著參考信號(hào)的出現(xiàn)在時(shí)鐘信號(hào)CKC的每個(gè)上升沿時(shí)輸出單脈沖信號(hào)的脈沖產(chǎn)生電路100、隨著反饋信號(hào)的出現(xiàn)在時(shí)鐘信號(hào)CKC的每個(gè)上升沿時(shí)輸出單脈沖信號(hào)的脈沖產(chǎn)生電路101、設(shè)置/復(fù)位型的觸發(fā)器102和邊沿觸發(fā)型的觸發(fā)器103和104。在這個(gè)電路中，當(dāng)參考信號(hào)CKEX下降時(shí)，單脈沖信號(hào)可從脈沖產(chǎn)生電路100輸出并用作觸發(fā)器103的時(shí)鐘信號(hào)。當(dāng)產(chǎn)生單脈沖信號(hào)時(shí)，觸發(fā)器102的輸出105可被捕獲，之后由單脈沖信號(hào)置為低電平。當(dāng)反饋信號(hào)CKC下降時(shí)，單脈沖信號(hào)可從脈沖產(chǎn)生電路101輸出。單脈沖信號(hào)可用作觸發(fā)器104的時(shí)鐘信號(hào)。當(dāng)產(chǎn)生單脈沖信號(hào)時(shí)，觸發(fā)器102的輸出被捕獲到觸發(fā)器104，之后由單脈沖信號(hào)置為低電平。除非同時(shí)出現(xiàn)下降的參考信號(hào)CKEX和下降反饋信號(hào)CKC，如果元件105和106之一進(jìn)入低電平，另一個(gè)就進(jìn)入高電平。如果兩個(gè)信號(hào)同時(shí)出現(xiàn)，在單脈沖首先下降處產(chǎn)生一高電平，并且在另一側(cè)產(chǎn)生低電平。相應(yīng)地，在參考信號(hào)CKEX和反饋信號(hào)CKC變?yōu)橄辔缓皖l率大致相等后，并且由于下降的參考信號(hào)CKEX和下降的反饋信號(hào)CKC通常每個(gè)半周期交變，在觸發(fā)器103和104中通常捕獲高電平。然而，如果參考信號(hào)CKEX和反饋信號(hào)CKC的頻率之一保持高，每次產(chǎn)生一個(gè)循環(huán)的相位差時(shí)，在較高頻率一側(cè)連續(xù)兩次出現(xiàn)單脈沖，并且在觸發(fā)器103或104中捕獲低電平，將其作為表示存在頻率差的信號(hào)UP(上)和DOWN(下)而輸出。
圖26示出了頻率比較器74的工作波形。如工作波形110中所示，如果節(jié)點(diǎn)信號(hào)100A和101A的波形之一的低電平周期被包含于另一個(gè)的低電平周期中，則對(duì)應(yīng)內(nèi)部周期的輸出變?yōu)楦唠娖?。由于在具有較小波形占空比的節(jié)點(diǎn)信號(hào)100A和101A中靈敏度變得更高，因此希望提供如圖25所示的脈沖產(chǎn)生電路100和101。如果時(shí)鐘信號(hào)CKEX和CKC的點(diǎn)空比都很小，則不需要脈沖產(chǎn)生電路100和101，并可省略。
圖27表示時(shí)鐘產(chǎn)生電路32的時(shí)鐘產(chǎn)生操作時(shí)序。例如，時(shí)鐘信號(hào)CKC可以通過CKD<2>、CKD<8>和CKD<9>產(chǎn)生。在本例中，在時(shí)間t1、t2和t3，KCNT連續(xù)減小，并且CKIN在頻率上逐漸增加。
如果使用時(shí)鐘產(chǎn)生電路32，外部時(shí)鐘信號(hào)CKEX可以是相對(duì)低頻率如由低速測(cè)試器支持的工作頻率的時(shí)鐘信號(hào)。如果用作測(cè)試時(shí)鐘信號(hào)的時(shí)鐘信號(hào)CKIN的頻率分割比小于輸入到比較器74的時(shí)鐘信號(hào)CKC的頻率分割比，則測(cè)試時(shí)鐘信號(hào)CKIN的頻率可高于測(cè)試器的低速時(shí)鐘信號(hào)CKEX，用于提高測(cè)試的速度。例如，可以獲得是外部時(shí)鐘信號(hào)CKEX的頻率幾百倍的頻率。此外，由于使用能改變振蕩回路的門級(jí)數(shù)量的環(huán)形振蕩器70來產(chǎn)生所希望的頻率，而不是PLL電路，可以以頻率同步精度的較低成本顯著減少電路規(guī)模，因此可利用較小的性能犧牲獲得芯片占據(jù)面積的顯著減小。
圖28示出了SDRAM的測(cè)試流程。通過晶片檢測(cè)、探針檢測(cè)、封裝、利用老化的高速測(cè)試器進(jìn)行的第一選擇以及利用低速測(cè)試器進(jìn)行的第二和第三選擇，可獲得無缺陷的SDRAM。在第二選擇中，低速功能測(cè)試可以在低溫和高溫下進(jìn)行。在第三選擇中，數(shù)據(jù)保持測(cè)試可執(zhí)行大致三分之一周期。希望使用低速測(cè)試器減少測(cè)試成本。由于使用BIST電路，低速測(cè)試器的使用不會(huì)產(chǎn)生測(cè)試時(shí)間的顯著增加。在第一高速選擇中進(jìn)行的簡(jiǎn)單功能測(cè)試和簡(jiǎn)單數(shù)據(jù)保持測(cè)試可以使用低速測(cè)試器和芯片BIST電路來實(shí)現(xiàn)。
例如，如果給DDR-SDRAM添加BIST電路，電路元件的數(shù)量可增加大約5590NAND門，寫區(qū)域可在1.3μm處理中增加20個(gè)區(qū)域。前者導(dǎo)致面積增加0.56mm2，后者導(dǎo)致面積增加0.40mm2，由此使制造成本估計(jì)增加到大約$0.12美分。估計(jì)通過使用BIST電路3，測(cè)試時(shí)間減少了大約2000秒。如果測(cè)試成本大約為每秒0.03分，則在芯片上建立BIST電路3減少了大約每芯片70分的費(fèi)用。
如果不是所述這樣，可以假設(shè)前述所有元件和/或工藝與說明書中其它地方所公開的類似元件和/或工藝是可互換的。應(yīng)該理解本發(fā)明的系統(tǒng)和方法可以按實(shí)際工作環(huán)境相應(yīng)地構(gòu)造和實(shí)施。前述實(shí)施例只是示意性的說明本發(fā)明而非限制性的。例如，存儲(chǔ)體的數(shù)量可以按照需要進(jìn)行改變而沒有限制。尋址模式不限于上述這些模式，并且寫數(shù)據(jù)產(chǎn)生模式不限于前述那些。沒有限制，存儲(chǔ)體可以是SDRAM、SRAM、MRAM、FeRAM、閃存或任何其他ROM。存儲(chǔ)器可以多端口存儲(chǔ)器或相關(guān)存儲(chǔ)器。本發(fā)明可適用于LSI存儲(chǔ)器、備有存儲(chǔ)器的液晶驅(qū)動(dòng)電路和半導(dǎo)體集成電路，如圖形控制裝置和微計(jì)算機(jī)。因此，落入下述權(quán)利要求含義、范圍和等效性內(nèi)的所有修改和改變都被包含于本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括存儲(chǔ)器，包含多個(gè)存儲(chǔ)體，可通過規(guī)定存儲(chǔ)體地址、X地址和Y地址進(jìn)行訪問；響應(yīng)至少一個(gè)測(cè)試指令測(cè)試所述存儲(chǔ)器的自測(cè)器，其中所述自測(cè)器包括用于產(chǎn)生訪問地址以便測(cè)試所述存儲(chǔ)器的多個(gè)模式，并且用于產(chǎn)生訪問地址的所述多個(gè)模式在更新X地址、Y地址和存儲(chǔ)體地址中的至少一個(gè)的方式上是不同的。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中產(chǎn)生訪問地址的模式選自在X地址的一周之后更新存儲(chǔ)體地址的單一存儲(chǔ)體X掃描、在Y地址的一周之后更新存儲(chǔ)體地址的單一存儲(chǔ)體Y掃描、和在存儲(chǔ)體地址的一周之后更新X地址的多存儲(chǔ)體X掃描。
3.一種半導(dǎo)體集成電路，包括通過規(guī)定存儲(chǔ)體地址、X地址和Y地址訪問的多個(gè)存儲(chǔ)體；和響應(yīng)指令測(cè)試多個(gè)存儲(chǔ)體的自測(cè)器，其中自測(cè)器具有用于尋址多個(gè)尋址模式的地址計(jì)數(shù)器，其中多個(gè)尋址模式在X地址、Y地址和存儲(chǔ)體地址的更新方面是不同的。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路，其中多個(gè)尋址模式選自在X地址的一周之后更新存儲(chǔ)體地址的單一存儲(chǔ)體X掃描、在Y地址的一周之后更新存儲(chǔ)體地址的單一存儲(chǔ)體Y掃描、和在存儲(chǔ)體地址的一周之后更新X地址的多存儲(chǔ)體X掃描。
5.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路，其中自測(cè)器具有對(duì)應(yīng)于上述多個(gè)尋址模式的多個(gè)測(cè)試定序器。
6.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其中上述多個(gè)測(cè)試定序器是根據(jù)指令的解碼選擇的。
7.根據(jù)權(quán)利要求6的半導(dǎo)體集成電路，它包括寫數(shù)據(jù)產(chǎn)生電路，該寫數(shù)據(jù)產(chǎn)生電路使用具有至少一個(gè)反饋回路的至少一個(gè)移位寄存器，產(chǎn)生用于在多個(gè)尋址模式中進(jìn)行測(cè)試的寫數(shù)據(jù)。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其中寫數(shù)據(jù)產(chǎn)生電路包括多位移位寄存器；第一反饋回路，通過該第一反饋回路，移位寄存器的輸出側(cè)開始存儲(chǔ)級(jí)的輸出可以反饋到輸出側(cè)結(jié)束存儲(chǔ)級(jí)的輸入；第一選擇器，它可選擇地將移位寄存器的輸出側(cè)開始存儲(chǔ)級(jí)的輸出反饋到開始存儲(chǔ)級(jí)的輸入端；和第二選擇器，它可以在移位寄存器的輸出側(cè)開始存儲(chǔ)級(jí)的輸出和輸入之間選擇。
9.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，它包括產(chǎn)生輸送給存儲(chǔ)器的用于測(cè)試的時(shí)鐘信號(hào)的時(shí)鐘產(chǎn)生電路，其中該時(shí)鐘產(chǎn)生電路包括可改變振蕩回路的門級(jí)數(shù)量的環(huán)形振蕩器；對(duì)環(huán)形振蕩器的輸出進(jìn)行頻率分割的可變分頻器；和振蕩頻率控制電路，該振蕩頻率控制電路在可變分頻器的預(yù)定輸出和外部時(shí)鐘信號(hào)之間的比較的基礎(chǔ)上控制振蕩回路的門級(jí)數(shù)量。
10.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路，其中環(huán)形振蕩器包括門級(jí)數(shù)量不同的多個(gè)可選擇振蕩回路。
11.根據(jù)權(quán)利要求10的半導(dǎo)體集成電路，其中振蕩頻率控制電路包括頻率比較器，它將可變分頻器的預(yù)定輸出與外部時(shí)鐘信號(hào)的頻率相比較；和計(jì)數(shù)器，它根據(jù)頻率比較器的比較結(jié)果增加或減少計(jì)數(shù)值，和其中計(jì)數(shù)器的計(jì)數(shù)值用于選擇環(huán)形振蕩器的振蕩回路，使可變分頻器的預(yù)定輸出與外部時(shí)鐘信號(hào)的頻率匹配。
12.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中存儲(chǔ)體具有排列成矩陣的多個(gè)動(dòng)態(tài)存儲(chǔ)單元，并且該半導(dǎo)體集成電路構(gòu)成為同步DRAM。
13.一種半導(dǎo)體集成電路，包括由自測(cè)器訪問的至少兩個(gè)存儲(chǔ)體，其中訪問是通過規(guī)定存儲(chǔ)體地址、X地址和Y地址來進(jìn)行的，其中自測(cè)器包括對(duì)應(yīng)多個(gè)測(cè)試模式的多個(gè)測(cè)試定序器。
14.一種半導(dǎo)體集成電路，包括產(chǎn)生用于測(cè)試的時(shí)鐘信號(hào)的時(shí)鐘產(chǎn)生電路，其中時(shí)鐘產(chǎn)生電路包括能改變振蕩回路的門級(jí)數(shù)量的環(huán)形振蕩器；對(duì)環(huán)形振蕩器的輸出進(jìn)行頻率分割的可變分頻器；和振蕩頻率控制電路，該振蕩頻率控制電路在可變分頻器的預(yù)定輸出和外部時(shí)鐘信號(hào)之間的比較的基礎(chǔ)上控制振蕩回路的門級(jí)數(shù)量。
15.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路，其中環(huán)形振蕩器包括門級(jí)數(shù)量不同的多個(gè)可選振蕩回路。
16.根據(jù)權(quán)利要求15的半導(dǎo)體集成電路，其中振蕩頻率控制電路包括頻率比較器，它將可變分頻器的預(yù)定輸出與外部時(shí)鐘信號(hào)的頻率相比較；和計(jì)數(shù)器，它根據(jù)頻率比較器的比較結(jié)果增加或減少計(jì)數(shù)值，和其中計(jì)數(shù)器的計(jì)數(shù)值用于選擇環(huán)形振蕩器的振蕩回路，以使可變分頻器的預(yù)定輸出與外部時(shí)鐘信號(hào)的頻率匹配。
全文摘要
通過采用自測(cè)器擴(kuò)展了測(cè)試功能，并通過添加自測(cè)器而減小了電路規(guī)模。一種半導(dǎo)體集成電路包括存儲(chǔ)器，包含多個(gè)存儲(chǔ)體，并可通過規(guī)定存儲(chǔ)體地址、X地址和Y地址來訪問；響應(yīng)指令測(cè)試所述存儲(chǔ)器的自測(cè)器。自測(cè)器具有覆蓋多個(gè)尋址模式的地址計(jì)數(shù)器，其中多個(gè)尋址模式在更新X地址、Y地址和存儲(chǔ)體地址方面是不同的。提供的各種尋址模式擴(kuò)大了基于BIST的測(cè)試功能。
文檔編號(hào)G01R31/28GK1591696SQ20041007161
公開日2005年3月9日 申請(qǐng)日期2004年7月16日 優(yōu)先權(quán)日2003年8月28日
發(fā)明者山崎樞, 高嶺美夫 申請(qǐng)人:株式會(huì)社瑞薩科技